Um dos objetivos deste trabalho é desenvolver um novo conjunto de máscaras (denominado ISFET novo) para a fabricação de circuitos integrados com sensor ISFET de pH (chips). Esses são formados pelo circuito condicionador acoplado monoliticamente aos arranjos de 65 transistores ISFETs com eletrodo integrado de referência. Cada lâmina fabricada contém oito chips. Quatro chips possuem ISFETs com dimensões de
comprimento/largura (W/L) de canal de 50 µm/10 µm. Os outros quatro chips possuem ISFETs com W/L de 100 µm/20 µm. Além dos chips contendo os ISFETs, foram fabricados simultaneamente sobre a mesma lâmina, mais oito chips de caracterização elétrica. Esses chips contêm dispositivos: MOSFETs (W/L 50 µm/10 µm e 100 µm/20 µm) para medidas em DC e RF, diodos, capacitores MOS e cruz grega. Vale ressaltar que as etapas a serem utilizadas na fabricação dos ISFETs tiveram como base o chip didático com tecnologia nMOS 2 µm com Al na porta e os equipamentos disponíveis no laboratório CCSNano (MANERA, 2002).
A Figura 3.5 mostra todos os níveis (layers) necessários para a fabricação do ISFET com W/L de 100µm/20µm.
Figura 3.54: Layers necessárias para a fabricação do ISFET com W/L de 100µm/20µm.
Como pode ser observado, são necessários sete níveis (layers). As regras de projeto (RP1 até RP10) utilizadas para a fabricação dos ISFETs foram:
• RP1: Distância = 1 µm das aberturas entre os níveis “mask_SiO2” e “mask_Via”; • RP2: Distância = 2 µm das aberturas entre os níveis “mas_SiO2” e “mask_Metal”; • RP3: Distância = 5 µm das aberturas entre os níveis “mask_Metal” e
“mask_EleRef”;
• RP4: Comprimento do canal (L) = 20 µm.
• RP5: Distância = 5 µm entre os níveis “mask_SiO2” e “mask_Gate”. • RP6: Distância = 2 µm entre os níveis “mask_S/D” e “mask_SiO2”. • RP7: Distância = 8 µm entre os níveis “mask_Metal” e “mask_Via”. • RP8: Distância = 9 µm entre os níveis “mask_S/D” e “mask_Metal”. • RP9: Distância = 7 µm entre os níveis “mask_SiO2” e “mask_SU8”.
• RP10: Distância = 5 µm entre os níveis “mask_EleRef” e “mask_SU8”.
Maiores detalhes sobre o novo conjunto de máscaras estão descritos no anexo A.
3.2.4 ISFET
Com o novo conjunto de máscaras definido, a próxima etapa do projeto é a fabricação dos novos ISFETs. A seguir, são descritas todas as etapas de fabricação utilizadas nesse projeto para o desenvolvimento do novo ISFET.
As lâminas de silício utilizadas nesse processo são do tipo p, com orientação cristalográfica <100>.
A primeira etapa, apresentada na Figura 3.6, consiste na limpeza completa das lâminas (Figura 3.6A) (BARROS, 2013; CÉSAR, 2014; MANERA, 2002). Essa limpeza consiste nas seguintes etapas:
(i) Imersão das lâminas em solução piranha – H2SO4/H2O2 1:5, 80ºC, 10
minutos, para remoção de compostos orgânicos.
(ii) Imersão das lâminas na solução ácida diluída de HF em água DI (18 MΩ.cm) 1:10, em temperatura ambiente, por 1 minuto, para remoção de óxido químico.
(iii) Banho das lâminas em fluxo corrente de água DI por 3 minutos. (iv) Imersão das lâminas na solução padrão RCA 1 – NH4OH:H2O2:H2O
(DI), 1:1:5, 80ºC, 10 min, para remoção de metais de transição. (v) Banho das lâminas em fluxo corrente de água DI por 3 minutos. (vi) Imersão das lâminas na solução padrão RCA 2 – HCl:H2O2:H2O (DI),
1:1:5, 80ºC, 10 min, para remoção de metais alcalinos.
(vii) Banho das lâminas em fluxo corrente de água DI por 3 minutos. (viii) Secagem das lâminas por fluxo contínuo de nitrogênio ultra seco.
Após a limpeza, foi realizada a implantação iônica para ajuste de VT (Figura
3.6B), com os seguintes parâmetros, desenvolvidos no CCSNano, que consiste em utilizar íons de 11B+ com uma dose de 5x1013 cm-2 e energia de 65 keV (BARROS, 2013, MANERA, 2002). Após a implantação, foi realizada a limpeza RCA nas lâminas e em seguida, ocorreu o processo de oxidação úmida (Figura 3.6C). Esse procedimento permite crescer um óxido de silício de 0,7 µm de espessura, que faz o isolamento entre os
dispositivos (BARROS, 2013, MANERA, 2002). Para isso, as lâminas são inseridas em forno convencional, em 1000ºC, com fluxos (1 l/min) dos gases conforme mostra a Tabela 3.2.
Tabela 3.2: Parâmetros utilizados na oxidação úmida. Ambiente Tempo (min)
N2 5 N2 30 O2 10 O2+H2O 180 N2 10 N2 5 Temperatura = 1000ºC
Figura 3.65: Processos realizados na primeira etapa; A) Limpeza RCA completa; B) Implantação para ajuste de VT; C) Oxidação úmida.
A segunda etapa, como mostra a Figura 3.7, consiste na litografia para abertura de fonte e dreno (Figura 3.7A). Para isso, foi utilizado o nível “mask S/D” e as etapas descritas na Tabela 3.3.
Tabela 3.3: Parâmetros da litografia com fotorresiste AZ 1518. Parâmetros
Promotor de aderência HDMS; 5000 rpm; 30 s Resiste e spinner AZ 1518; 5000 rpm; 30 s
Pré cura 90ºC; 1 min
Exposição com máscara MJB 3; 18 s
Revelação AZ 300 MIF; 20 s
Cura para corrosão 120ºC; 30 min
Após a litografia foi realizada a corrosão do SiO2, utilizando a solução buffer
de HF. Em seguida, foi efetuada a limpeza orgânica para remoção do fotoresiste, apenas com acetona e álcool isopropílico. O próximo passo é a implantação iônica de fonte e
dreno (Figura 3.7B) de íons 11P+, com dose de 7x1015 cm-2 e energia de 80 keV (BARROS, 2013; MANERA, 2002). Após a implantação, foi realizada a limpeza RCA e em seguida foi feita a oxidação úmida e a ativação dos dopantes (Figura 3.7C); esse processo permite ativar os íons implantados, formando as regiões n+ do dispositivo, e a reconstrução da rede cristalina do substrato (BARROS, 2013; MANERA, 2002). Para esse procedimento foram realizadas as etapas descritas na Tabela 3.4.
Tabela 3.4: Parâmetros utilizados na oxidação úmida e ativação dos dopantes. Ambiente Tempo (min)
N2 5 N2 30 O2 10 O2+H2O 100 O2 10 N2 10 N2 5 Temperatura = 1000ºC
Figura 3.76: Processos realizados na segunda etapa; A) Litografia para abertura de Fonte/Dreno; B) Implantação de Fonte/Dreno; C) Oxidação úmida e ativação dos dopantes.
A terceira etapa consiste na litografia para abertura da região de porta e de contato dos dispositivos (Figura 3.8A). Dessa maneira, foi utilizado o nível “mask_SiO2”.
O procedimento utilizado nessa litografia foi o mesmo descrito na Tabela 3.3. Após a litografia, foi realizada a corrosão do SiO2 utilizando a solução buffer de HF.
Na quarta etapa realizou-se a oxidação seca (Figura 3.8B); essa oxidação permite crescer um óxido de melhor qualidade, possuindo pouca densidade de defeitos e será empregado como dielétrico de porta dos MOSFETs do circuito condicionador e do
chip de caracterização (BARROS, 2013; MANERA, 2002). Para esse procedimento
Tabela 3.5: Parâmetros utilizados na oxidação seca. Ambiente Tempo (min)
N2 5
O2 +1%TCE 30
N2 5
Temperatura = 1000ºC
Figura 3.87: Processos realizados na terceira e quarta etapas; A) Litografia para abertura de porta e contatos; B) Oxidação seca.
A quinta etapa, apresentada pela Figura 3.9, consiste na litografia para abertura da região de porta do ISFET (Figura 3.9A). Para essa litografia, foi utilizado o nível “mask_gate” e o processo está descrito na Tabela 3.3. Após a litografia, foi realizada a corrosão do SiO2 utilizando a solução buffer de HF. O próximo passo consiste na
litografia para a definição da região de porta onde será depositado o TiO2 (membrana
sensitiva). Para essa etapa, foi utilizado nível “mask_gate” e os procedimentos para essa litografia estão descritos na Tabela 3.6.
Tabela 3.6: Parâmetros da litografia com fotorresiste 5214 para a definição do TiO2. Parâmetros
Promotor de aderência HDMS; 5000 rpm; 30 s Resiste e spinner 5214; 5000 rpm; 30 s
Pré cura 90ºC; 4 min
Exposição sem máscara MJB3; 1 s
Pré cura 110ºC; 1’45 s
Exposição com máscara MJB3; 40 s Revelação AZ 300 MIF; 15 s Cura para lift-off 110ºC; 10 min
Após a litografia foi realizada a deposição do TiO2 (Figura 3.9B). Para essa
deposição foi utilizado o sistema sputtering DC e os parâmetros estão descritos na Tabela 3.7.
Tabela 3.7: Parâmetros utilizados para a deposição do TiO2. Parâmetros Gases O2 40 sccm Ar 65 sccm Tempo 10 min Potência 1000 W
Figura 3.98: Processos realizados na quinta etapa; A) Litografia para abertura da região de porta; B) Deposição do TiO2.
A sexta etapa consiste na litografia para abertura das vias (Figura 3.10A). Para essa litografia foi utilizado o nível “mask_via” e os procedimentos foram descritos na Tabela 3.3. Após a litografia, foi realizada a corrosão do SiO2 utilizando a solução
buffer de HF.
A sétima etapa é a deposição do metal para formar os contatos e as trilhas elétricas (Figura 3.10B). Primeiramente, foi realizada a litografia utilizando o nível “mask_Metal”. O procedimento dessa litografia foi descrito na Tabela 3.6. Após a litografia, foi realizada a deposição do alumínio utilizando o sistema sputtering DC. Para essa deposição foram utilizados os parâmetros da Tabela 3.8.
Tabela 3.8: Parâmetros utilizados para a deposição do Al. Parâmetros
Gás Ar 60 sccm
Tempo 2’20 min Potência 1000 W
Figura 3.109: Processos realizados na sexta e sétima etapas; A) Litografia para abertura das vias; B) Deposição do Al para formar os contatos e as trilhas elétricas.
A oitava etapa consiste em proteger a parte superior da lâmina com fotoresiste e na corrosão do óxido nativo da parte inferior das lâminas, utilizando a solução buffer de HF. Após a remoção do óxido, foi realizada a deposição do alumínio por sputtering DC, formando assim o contato inferior, como mostra a Figura 3.11A. Para esse procedimento, foram utilizados os parâmetros descritos na Tabela 3.8, porém nessa etapa o tempo de deposição foi de 6 minutos, resultando um filme com espessura de 500 nm. Em seguida, foi realizado o processo de recozimento. Esse procedimento permite reduzir possíveis cargas efetivas no sistema dielétrico/semicondutor e reduzir a resistência de contato metal/substrato (CÉSAR, 2014). Para tal fim, foi utilizado o forno convencional com fluxo de mistura gasosa especial (8% de H2 e 92% de N2) em 450ºC
por 30 minutos.
A nona etapa consiste na litografia para a deposição do material que será utilizado como eletrodo integrado de referência (Figura 3.11B). Para essa etapa, utilizou- se o nível “mask_EleRef”. O procedimento utilizado nessa litografia está descrito na Tabela 3.6. Após a litografia, foram realizadas as deposições por sputtering RF de 30 nm de Ti metálico, camada de aderência, e de 180 nm de Au, seguindo os parâmetros da Tabela 3.9.
Tabela 3.9: Parâmetros utilizados na deposição do Au/Ti. Parâmetros
Ti Au
Gases Ar; 10 sccm Ar; 10 sccm
Espessura 30 nm 180 nm
A décima etapa consiste na deposição do alumínio para formar os pads. Na sétima etapa foi depositado cerca de 200 nm de Al, essa espessura, por ser muito fina, pode acarretar perfuração do pad metálico durante o futuro encapsulamento do chip. Dessa maneira, foi necessário criar o nível “mask_Pad”. Com essa máscara é possível abrir apenas as regiões dos pads para realizar a deposição do Al de espessura maior que 1 µm, evitando a perfuração durante o encapsulamento. A litografia foi realizada seguindo o mesmo procedimento descrito na Tabela 3.6. Para a deposição dessa camada de Al foram utilizados os mesmos parâmetros da Tabela 3.8.
A décima primeira etapa consiste na passivação do dispositivo (Figura 3.11C); esse procedimento permite deixar apenas a região de porta do ISFET aberta, protegendo as demais áreas da solução, que será estudada; para essa etapa foi utilizado o nível “mask_SU8” e o procedimento utilizado está descrito na Tabela 3.10.
Tabela 3.10: Parâmetros da litografia com SU8. Parâmetros
Resiste e spinner SU8-10; 2000 rpm; 30 s
Pré cura 65ºC 2 min, 95ºC; 5 min
Exposição com máscara MJB3; 10 s
Pré cura 65ºC 1 min, 95ºC; 2 min
Revelação Revelador SU8; 3 min
Cura 120ºC; 15 min
Figura 3.1110: Processos realizados na oitava, nona e décima primeira etapa; A) Deposição do Al nas costas das amostras para formar o contato inferior; B) Litografia e deposição do material utilizado como eletrodo de referência; C) Litografia para passivação do dispositivo.
A Figura 3.12 mostra os quatros arranjos de ISFETs fabricados sem e com eletrodo integrado de referência de Au/Ti e circuito condicionador acoplado monoliticamente. O chip possui 1 arranjo sem eletrodo (arranjo superior) e 3 com o
eletrodo integrado de referência (arranjos inferiores). Do lado direito da Figura 3.12, são acessados os arranjos de ISFETs sem o circuito condicionar; do lado esquerdo, são acessados os arranjos de ISFETs acoplados monoliticamente ao circuito condicionador. Todas as etapas e os processos de fabricação estão resumidos na Tabela 3.11.
Figura 3.1211: Chip fabricado nessa tese, contendo o circuito condicionador, eletrodo integrado de referência e quatro arranjos de ISFETs. O chip possui 1 arranjo sem eletrodo (arranjo superior) e 3 com o eletrodo integrado de referência (arranjos inferiores). Do lado direito, são acessados os arranjos de ISFETs sem o circuito condicionar; do lado esquerdo, são acessados os arranjos de ISFETs acoplado monoliticamente ao circuito condicionador.
Tabela 3.11: Sequência das etapas de fabricação dos ISFETs. # Máscara Etapas de Fabricação
1 ______ Limpeza RCA, Implantação ajuste de VT, Oxidação úmida.
2 Mask_S/D Litografia, abertura de fonte e dreno, corrosão SiO2, Implantação de S/D, Oxidação úmida. 3 Mask_SiO2 Litografia, abertura de todos os contatos e porta do MOSFET, corrosão do SiO2.
4 ______ Oxidação seca, porta do MOSFET.
5 Mask_Gate Litografia, abertura de porta do ISFET, corrosão do SiO2 e deposição do TiO2. 6 Mask_Via Litografia, abertura das vias, corrosão do SiO2.
7 Mask_Metal Litografia, deposição do alumínio. 8 Mask_Pad Litografia, deposição do alumínio.
9 _________ Corrosão SiO2 nativo das costas, deposição de alumínio na mesma e recozimento. 10 Mask_EleRef Litografia, deposição do material para eletrodo de referência.