Computational Methods Covered in This Book

Os dados abaixo foram retirados dos softwares Vivado 2018.3 da Xilinx e Quartus Prime Lite Edition 18.1 da Intel. O projeto foi implementado em uma placa xcku035- ffva1156-1LV-i da Xilinx e em uma Cyclone V 5CGXFC9E7F35C8 da Intel.

As placas foram escolhidas por conter um alto número de portas I/O, em relação às placas da versão gratuita do software. Abaixo, na tabela 3, vemos a quantidade de Look up Tables, FlipFlops e DSPs separadas por unidade.

Tabela 3: Resultados de Área por bloco Unidade LUTs FlipFlops DSPs

ULA 63 0 0

Multiplicador 15 0 3 Multiplexador 32 0 0 Nível 13747 0 3 Array 42563 12601 9

Para a placa da Xilinx, o programa nos apresenta uma frequência máxima de 57,803 MHz. Já para a placa da Intel, o software nos dá as frequências de 34,230 MHz para o modelo mais lento e 70,130 MHz para o modelo mais rápido.

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Considerações finais

O presente trabalho apresentou uma pesquisa sobre diferentes formas de implemen- tação de aceleradores de arquitetura reconfigurável. Dentre elas, podemos notar diversas características diferentes, como o nível de acoplamento, granularidade e tradução binária estática ou dinâmica.

Baseando-se em um dos trabalhos pesquisados, foi desenvolvida uma implementação própria de um array de arquitetura reconfigurável para funcionar fortemente acoplado a um processador de propósito geral. Vimos que em situação ótima o acelerador implemen- tado pode acelerar em até onze vezes a performance do processador. Entretanto como aplicações reais possuem dependências de dados entre suas instruções os testes foram feitos em aplicações sintéticas geradas aleatoriamente. Nestes vemos que foi obtida uma aceleração de 2.46x em média, com um pico de 5.33x.

Obtivemos também o resultado de que a frequência necessária para o funcionamento do acelerador pode ser de 34,230 MHz até 70,130 MHz. Essa frequência é mais baixa do que a da maior parte dos processadores atuais e inclusive do MIPS R10000. Isso significa que podemos utilizar o acelerador sem aumento da frequência do processador, evitando uma maior dissipação de potência.

Para trabalhos futuros é vamos implementar uma versão mais complexa do array, explorando ainda mais o paralelismo do mesmo. Explorar outras configurações, aplicando mais linhas de UFs para cada unidade de acesso à memória. Ver a diferença do tempo de execução entre UFs e multiplicadores. Também é interessante fazer um teste físico descendo ainda mais o nível e acoplando-o a um processador real.

Além do mais, serão executados benchmarks mais conhecidos, diferentes de aplicações sintéticas.

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