EXAMEN PARTIEL MEA 2
èmeAnnée Systèmes Logiques
Novembre 1997
Etude de différentes configurations de circuits permettant de générer le complément à 2 d’un nombre binaire.
Préambule : Dans cette étude on utilisera l’algorithme suivant pour générer le complément à 2 d’un nombre binaire N :
Scruter le nombre N à partir des poids faibles
Tant que les bits rencontrés sont à 0, les conserver
Conserver le premier 1
Inverser tous les bits suivants
1- Concevoir un circuit logique à entrée parallèles et sorties parallèles permettant de générer le complément à 2 de nombres de 4 bits (Figure 1.a). La structure de ce circuit devra être itérative (du type de celle proposée sur la Figure 1.b) de manière à pouvoir l’étendre aisément à des mots de plus de 4 bits.
.
n2 n1 n0
N = n3 n2 n1 n0 n3
C
2m3 m2 m1 m0
M=C2(N) = m3 m2 m1 m0
Figure 1.b Figure 1.a
2- Concevoir un système logique réalisant la même fonction que précédemment (Complément à 2) mais cette fois, les nombres arrivent en série sur une entrée E (poids faible en tête) et ressortent en série sur une sortie S (toujours poids faible en tête). Le système est synchronisé par une horloge H (Figure 2).
On se limitera à donner :
Le graphe d’état du système
La table d’états
La table d’états réduite
... E S
N H
Figure 2
