MEMOIRES VIVES
Généralités
Une mémoire est un dispositif qui permet de stocker et de restituer des informations
Stockage : écriture Restitution : lecture
Mémoire vive adressable : RAM
Une mémoire est constituée de cases identiques (même nombre de bits)
Une case est identifiée par une adresse
Schéma d’une mémoire
Ecriture Lecture Adresse
Validation
Données
Deux types de mémoires:
–
Les mémoires statiques (SRAM):
z
Conservent l’information indéfiniment (si tension)
z
Temps d’accès courts
z
Utilisation pour les mémoires cache, MC de petits systèmes
–
Les mémoires dynamiques (DRAM)
z
Perdent leur contenu au bout d’un temps limité (qq ms)
z
Nécessitent un rafraîchissement (écran)
z
Meilleure intégration
z
Temps d’accès plus longs
Mémoires statiques
D p
WE OE
CS
n
M
WE : Write Enable OE : Output Enable CS : Chip Select
n : nombre de bits d’adresse p : nombre de bits des données
A
Mémoires statiques
Fonctionnement (a)
CS WE OE Action
0 x x aucune
1 0 0 aucune
1 1 0 écriture (M(A)=D)
1 0 1 lecture (D=M(a))
TA-W TW
adresse
donnée CS
A
D WE
OE
Mémoires statiques
Fonctionnement (b)
TAD
adresse
donnée CS
A
D
WE OE
Mémoires statiques
Constitution de plans mémoire
Les mémoires (boîtiers) peuvent être assemblées pour former des mémoires plus grandes:
Assemblage en largeur (horizontal)
Permet d’augmenter le nombre de bits des mots
Les boîtiers partagent les mêmes signaux d’adresse et de contrôle
Assemblage en profondeur (vertical)
Permet d’augmenter le nombre de mots
Les lignes de données sont connectées bit à bit
La validation d’un boîtier dépend du CS et du décodage des nouvelles lignes d’adresse
Les autres lignes d’adresse et les signaux de contrôle sont distribués identiquement sur tous les boîtiers.
Mémoires dynamiques
Durée limitée de l’information stockée.
La mémoire est organisée en un tableau de N lignes et N colonnes d’un bit.
L’accès se fait avec un numéro de ligne et un numéro de colonne (bit par bit)
A0 A1
A7
#RAS #CAS
#WE
#OE D0D1 D2D3
Mémoires dynamiques
Cycle de lecture
TAR@ligne
donnée RAS
CAS
D
@colonne TAC
#OE
Cycle de rafraîchissement
TARTAC
#RAS
#CAS
@ligne
Mémoires dynamiques
MEMACK ADR19
ADR18
#RAS0
#RAS2
#RAS1
#RAS3
ADR9-17
A0-8 Contrôleur de
Mémoire dynamique D
RD/#WR
Verrou de lecture
#CAS
MEMACK
ADR0-8
Memoires à Accès particulier
z Mémoires à double port
BUSYL BUSYR
DataR AdrR MEMOIRE
CSL CSR
WEL WER
AdrL DataL
Memoires à Accès particulier
BUSYL CSL WEL
CSR WER
WE CS OE
Data EoutR
DataR EinR
EoutL EinL
Arbitre
EadrR EadrL
BUSYR
DataL
Adr
AdrL AdrR
Memoires à Accès particulier
z Pile
D
Plein
Vide Emp
Dep
Init
Sommet
H
Memoires à Accès particulier
z File
D
Plein
Vide Enf
Def
Init
queue
tête
H
