Extraction des paramètres électriques sur les transistors CMOS de technologies avancées

(1)

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Extraction des paramètres électriques sur les transistors CMOS de technologies avancées

Dominique Fleury, Antoine Cros, Krunoslav Romanjek, Benjamin Dumont, Hugues Brut

To cite this version:

Dominique Fleury, Antoine Cros, Krunoslav Romanjek, Benjamin Dumont, Hugues Brut. Extraction

des paramètres électriques sur les transistors CMOS de technologies avancées. Journées Nationales du

Réseau Doctoral en Microélectronique, May 2007, Lille, France. �hal-00465795�

(2)

Extraction des paramètres électriques sur les transistors CMOS de technologies avancées

Dominique Fleury

¹^,²

, Antoine Cros

¹

, Krunoslav Romanjek

³

, Benjamin Dumont

³

, Hugues Brut

¹

1

STMicroelectronics, 850 rue Jean Monnet, F-38926 Crolles, France

2

IMEP, 3, rue Parvis Louis Neel, 38016 Grenoble, France

3

NXP Semiconductor, 860 rue Jean Monnet, F-38926 Crolles, France E-mail: [email protected]

R´esum´e

L’extraction des paramètres électriques est un point clef pour la compréhension des phénomènes physiques qui régissent le fonctionnement des transistors. La réduction des dimensions impose aujourd’hui d’adap- ter les méthodes d’extraction préexistantes au nouvelles générations de dispositifs. Ainsi, nous présenterons com- ment – à partir de courbes courant-tension I

D

(V

G

) et ca- pacit´e-tension C

gc

(V

G

) – il est possible d’extraire avec pr´ecision la longueur effective (L

ef f

),la mobilit´e `a bas champ(µ

⁰

) et les r´esistances s´eries (R

SD

) sur des tran- sistors ultra-courts.

1. Introduction

Les r´esistances s´eries (R

SD

) – définies pas la résistance d’accès au canal depuis les contacts – et la résistance de canal (R

ch

= V

D

/I

D

− R

SD

) – r´egie par la mobilit´e µ

0

– sont deux param`etres primordiaux pour l’avenir du transistor MOS. En effet, R

SD

´etant quasi- constant et R

ch

diminuant pour les faibles longueurs de grille, les résistances séries se comportent comme un phénomène parasite et le rapport R

SD

/R

ch

doit être minimisé sur les nouvelles technologies. L’utilisation couplée des méthodes d’extraction ”fonction-Y ” [1] et

”split C-V ” [2] permet de déterminer avec précision – et indépendament de R

SD

– la valeur de la mobilit´e bas champ (µ

⁰

) pour des transistors ultra-courts. Cette méthode nécessite néanmoins une extraction précise de la longueur effective (L

ef f

). Cette technique sera finale- ment illustrée par deux études menées sur des transistors CMOS de technologies avancées.

2. M´ethodologie d’extraction

2.1. M´ethode d’extraction "fonction- Y "

La m´ethode d’extraction ”fonction-Y ” est introduite dans [1]. Elle repose sur l’´equation du courant de drain

(I

D

) en r´egime ohmique (1), o `u V

D

est typiquement choisi inf´erieur `a 50mV afin de pouvoir mieux corriger l’influence de la fuite de grille sur le courant de drain [3].

I

D

= βV

D

(V

G

− V

th

)

1 + θ

¹

(V

G

− V

th

) + θ

²

(V

G

− V

th

)

²

(1) La fonction-Y permet d’extraire les param`etres (β, V

th

, θ

¹

et θ

²

) de manière indépendante, o ù β représente le pa- ramètre de gain du transistor (A/V

²

) ; θ

¹

et θ

²

les fac- teurs d’atténuation de la mobilité à faible et fort champ [1].

Y (V

G

) = I

D

√ g

m

= I

D

q

∂I^D

∂V^G

= p

βV

D

(V

G

− V

th

) (2)

Cette extraction se compose de plusieurs étapes détaillées sur le synopsis de la Fig. 1. L’utilisation du pa- ramètre θ

1

permet de remonter à la valeur des résistances séries R

SD

(V

G

) en utilisant la relation (3) issue de [4].

R

SD

= R

SD,0

+ α

R

V

G

(3) Les valeurs de R

SD,0

et α

R

sont ici déterminées par les regressions linéaires (4) et (5) sur les graphes θ

i=1,2

(β).

θ

¹

= θ

¹,0

+ R

SD,0

β + α

R

V

th2

β + · · ·

· · · + (θ

2

− α

R

β)(V

th2

− V

th

) (4) θ

²

= θ

²,0

+ α

R

β (5) Cette méthode d’extraction possède l’avantage de s’affranchir des résistances séries (Y (V

G

) ne d´epend pas de θ

¹

). Elle ne necessite pas d’hypoth`ese sur µ

⁰

pour ex- traire les r´esistances s´eries.

2.2. Extraction de la longueur effective ( L

ef f

)

La r´eduction des dimensions est devenue si critique

que la longueur ´electrique des transistors – d´efinie par

(3)

la longueur de la couche d’inversion – atteint difficile- ment 50% de la longueur d´efinie par le masque de litho- graphie L

mask

sur les technologies sub-65nm [5]. Les nombreuses méthodes permettant d’extraire la longueur effective présupposent souvent l’invariance de la mobi- lité avec la longueur de grille [6, 7]. Cette hypothèse est aujourd’hui remise en question avec l’apparition d’une dégradation de la mobilité des transistors courts [2, 8].

La m´ethode capacitive introduite dans [2, 5] repose sur la mesure de la capacit´e grille-canal C

gc

(V

G

) et s’affranchit de toute hypothèse concernant la mobilité. Cette dernière se fonde sur le fait que la reponse capacitive C

gc

(V

G

) – et donc son maximum – est proportionnelle `a la surface effective du transistor : max(C

gc

) ∝ W × L

ef f

(Fig. 2).

Prise en compte des capacités parasites En réalité, les mesures C

gc

(V

G

) sont affect´ees par une composante pa- rasite provenant des interconnexions, par la capacit´e de bord interne (C

if

), de bord externe (C

of

) et de recou- vrement (C

ov

) du transistor [9] (Fig. 3). En conséquence, la valeur de cette capacité parasite doit être retranchée

`a max(C

gc

) pour satisfaire à la règle de proportionna- lité énnoncée précédemment. Nous considérerons donc la valeur à retrancher C

_gc^min

= C

gc

(V

th

− ∆V ), o ù ∆V est une constante ajustée depuis les résultats de [9]. Nous définirons finalement la valeur max(C

gc

) corrig´ee des ca- pacit´es parasites : ∆C

gc

= max(C

gc

) − C

_gc^min

, modifiant

10 10

²

10

³

-1.2 -0.6 0.0 0.6 1.2

C ap ac it é gr il le -c an n al (f F )

Polarisation de grille V

_G

(V) L

_mask

=10µm

1µm 0.4µm 0.2µm 0.12µm max(C

_gc

) high (grille)

masse low (drain) low

(source)

0.1µm

F IG . 2. Courbes C

gc

(V

G

) mesur ées pour plusieurs longueurs de transistors et trac ées en échelle semi- logarithmique (Technologie 45nm, T

ox

∼ = 12 ^{A). En} ^˚

insertion : sch éma de c âblage des ports du capa- cim ètre.

0.000 0.002 0.004 0.006

-0.3 0.2 0.7 1.2

Polarisation de grille : V

G

[V]

Fonction Y [A1/2 V1/2 ]

( ) ( )

12

(

G th

)

2 D 1 m

D

G

V V V

g V I

Y = = β −

Fonction Y

ré gr es si on

1 V

th

β ,

0.000 0.002 0.004 0.006

-0.3 0.2 0.7 1.2

Polarisation de grille : V

G

[V]

Fonction Y [A1/2 V1/2 ]

( ) ( )

12

(

G th

)

2 D 1 m

D

G

V V V

g V I

Y = = β −

Fonction Y

ré gr es si on

1 V

th

β ,

0.E+00 5.E-06 1.E-05 2.E-05 2.E-05 3.E-05 3.E-05 4.E-05

0.7 0.9 1.1 1.3

Polarisation de grille : V

_G

[V]

T ra n sc on d u ct an ce g

m

[ A V

-1

] Mesure Extraction (

θ

1) Ext. (

θ

1 et

θ

2)

-5.E+04

-3.E+04 -1.E+04 1.E+04 3.E+04 5.E+04

0.0 0.5 1.0 1.5

Polarisation de grille : V

G

[V]

Fonction Y1 [Ω]

Fonction Y

₁

( ) ( ) ( )

D th G 1 D

th G G

1

V

V V 1 I

V V V

Y β

− θ

= +

= −

régres sion

2 _θ

₁

-5.E+04 -3.E+04 -1.E+04 1.E+04 3.E+04 5.E+04

0.0 0.5 1.0 1.5

Polarisation de grille : V

G

[V]

Fonction Y1 [Ω]

Fonction Y

₁

( ) ( ) ( )

D th G 1 D

th G G

1

V

V V 1 I

V V V

Y β

− θ

= +

= −

régres sion

2 _θ

₁

V

th_th

V θ θ

₁₁

E x tr ac ti on

0.0 0.1 0.2 0.3

0.5 1.0 1.5

Polarisation de grille : V

G

[V]

Fonction Y2 [V-1 ]

( ) [ ( ) ]

( )

G 2

(

G th2

)

2

12 th G 1 1 D G 2

V V V

Y

V V 1 Y V V Y

− θ

=

− θ

−

− β

=

ré gr es sio n

3

th2 2

, V θ

Fonction Y

₂

0.0 0.1 0.2 0.3

0.5 1.0 1.5

Polarisation de grille : V

G

[V]

Fonction Y2 [V-1 ]

( ) [ ( ) ]

( )

G 2

(

G th2

)

2

12 th G 1 1 D G 2

V V V

Y

V V 1 Y V V Y

− θ

=

− θ

−

− β

=

ré gr es sio n

3

th2 2

, V θ

Fonction Y

₂

V ér if ic at io n

-0.4 0.1 0.6 1.1 1.6

0.7 VG [V] 1.2

Erreur relative (%)

0.E+00 5.E-06 1.E-05 2.E-05 2.E-05

-0.3 0.2 0.7 1.2

Polarisation de grille : V

G

[V]

C ou ra n t d e d ra in I

D

[ A ]

Mesure Extraction (

θ

1) Ext. (

θ

1 et

θ

2)

-0.4

0.1 0.6 1.1 1.6

0.7 VG [V] 1.2

Erreur relative (%)

0.E+00 5.E-06 1.E-05 2.E-05 2.E-05

-0.3 0.2 0.7 1.2

Polarisation de grille : V

G

[V]

C ou ra n t d e d ra in I

D

[ A ]

Mesure Extraction (

θ

1)

Ext. (

θ

1 et

θ

2)

_-5.0

0.0 5.0 10.0

0.9 V1.1G [V] 1.3

Erreur relative (%)

F IG . 1. M éthode d’extraction de type ”fonction- Y ”, compos ée de trois r égressions lin éaires permettant de remonter à

tous les param ètres électriques de mani ère ind épendante.

(4)

Capacité parasite

L

_mask

=65nm

variation C

_ov

var. C

_if

4.0 8.0 1.0 12 14 16

-3.5 -1.5 0.5 2.5

L

_mask

=100nm

C

_gc^min

max (C

_gc

)

6.0

Source Source Source Source Drain DrainDrain Drain

SDE Channel

Gate

Source Source Source Source Drain DrainDrain Drain

SDE Channel

Gate

C C

C C C C C C

_of_of_of_of_of_of_of_of

C C C C C C C C

_if_if_if_if_if_if_if_if

C C C C C C C C

_ov_ov_ov_ov_ov_ov_ov_ov

C ap ac it é gr il le -c an n al (f F )

Polarisation de grille V

_G

(V)

Cannal Grille

F IG . 3. Mesures C

gc

(V

G

) et capacit é parasite extra- pol ée pour des transistors de technologie 65nm. En insertion : sch éma des capacit és parasites.

la r`egle de proportionalit´e :

∆C

gc

∝ W × L

ef f

(6)

Methodologie de mesure En testant une s´erie de tran- sistors de largeur W constante et de longueur L

mask

va- riable, il est possible de déterminer les longueurs effec- tives de chaque dispositif, suivant la règle de proportion- nalité (7) déduite de (6). Le plus long transistor de la série est alors choisi comme transistor de réference dans (7), permettant ainsi l’approximation L

^ref_{ef f}

∼ = L

^ref_mask

.

L

^X_{ef f}

= L

^ref_{ef f}

× ∆C

_gc^X

∆C

gc^ref

(7)

2.3. D´etermination de la mobilit´e

La mobilit´e `a bas champ transverse µ

⁰

est un paramètre fréquemment utilisé dans la caractérisation

´electrique des dispositifs. Il intervient dans l’expression de I

D

– à travers le paramètre β – et reflète le niveau de courant maximal que pourra débiter le transistor en mode ”ON”. Suite à l’extraction de β – par le biais de la fonction-Y (cf. 2.1) – ainsi que de L

ef f

– par le biais de la m´ethode capacitive (cf. 2.2) – la d´eduction de µ

0

devient possible (8).

β ≡ µ

⁰

C

ox

W

L

ef f

⇔ µ

⁰

= βL

ef f

W C

ox

(8) La valeur de C

ox

est d´etermin´ee sur le transistor long (9), supposant L

^ref_{ef f}

∼ = L

^ref_mask

.

C

ox

= max(C

_gc^ref

)

W × L

^ref_{ef f}

(9)

θ

₁

= 401.8 β + 0.235 [V

^-1

] Mobility reduction parameter θ1 Median values

1.5 2.0

0 2.5

P ar am èt re θ

1

(V

-1

)

Gain β (mA/V

²

)

0.5 1.0 1.5 2.0

Paramètre θ

₁

(valeurs brut)

1.0

0.5

0 Paramètre θ

₁

(median)

F IG . 4. Extration des param `etres θ

¹,0

et R

SD,0

de- puis la r ´egression lin ´eraire θ

¹

= f (β)

θ

2

= –119.0 β + 0.2659 [V

^-2

] Mobility reduction parameter θ2 (median values)

0.35 0.45

0 2.5

P ar am èt re θ

2

(V

-2

)

Gain β (mA/V

²

) 0.25

0.15 0.05

- 0.05

0.5 1.0 1.5 2.0

Paramètre θ

₂

(median)

F IG . 5. Extration des param `etres θ

²,0

et α

R

depuis la r ´egression lin ´eraire θ

²

= f (β )

3. Mesures

Les mesures ont été effetuées sur des dispositifs de technologies avancées : bulk équivalente à 45nm et

à grille enrobante. Elles ont permis de démontrer la précision et la reproductibilité des extractions.

3.1 Extraction de la r´esistance s´erie ( R

SD

)

L’extraction de la résistance série à été effectuée sur

des transistors `a grille enrobante de technologie SADA-

GAA (Self-Aligned Design-Adapted Gate-All-Around)

[10]. Une batterie de dispositifs de largeur fixe (W =

0.5µm) et de longueur L

mask

variant de 80nmn `a 10µm

a été choisie. Les mesures ont finalement été réalisées à

V

D

= 50mV et suivies de l’extraction de type ”function-

Y ”. L’utilisation des graphes θ

i

(β) (Fig. 4 et Fig. 5)

a finalement permis d’extraire R

SD

(V

G

) (10). Tous les

(5)

résultats de l’extractions sont résumés dans le tableau 3.1.

R

SD

(Ω) = 201 − 59.5 × V

G

(V ) (10)

Param`etre Valeur R

SD,0

(Ω · µm) 201 α

R

(A

⁻¹

· m) -59.5 θ

¹,0

(V

⁻¹

) 0.209 θ

2,0

(V

⁻²

) 0.266

T AB . 1. Valeurs des param `etres R

SD,0

, α

R

, θ

1,0

et

θ

2,0

extraits depuis les graphes θ

i=1,2

(β)

Cette étude permet de mettre en évidence l’amélioration de la résistance série (facteur ∼ 4) apportée par une optimisation technologique de l’archi- tecture vis-à-vis de ses prédecesseurs [4].

3.2 Mesure de de mobilit´e ( µ

0

)

L’extraction de la mobilité détaillée au (2.3) à été ap- pliquée à des dispositifs de technologie avancée, assimi- lable à une technologie 45nm. Les mesures ont été ef- fectuées sur des dispositifs de largeur fixe W = 10µm et de longueur L

mask

variant de 100nm `a 10µm. Les ´ecarts de longueurs L

mask

− L

ef f

(jusqu’`a 80nm pour L

mask

= 100nm) ainsi que la faible ´epaisseur d’oxyde (T

ox

= 12 A) justifient amplement du ”caract`ere” 45nm de cette ˚ technologie. Les r´esultats µ

⁰

(L

ef f

) sont présentés sur la Fig. 6 pour deux wafers dont les procédés de fabrica- tion ne diffèrent que par la température du recuit d’ac- tivation (1050

^◦

C et 1080

^◦

C). Ceux-ci montrent claire- ment une différence de mobilité entre les deux familles de transistors qui aurait été impersceptible sur un graphe µ

0

(L

mask

) (cf. insertion de la Fig. 6). Cette étude montre la précision de cette méthode d’extraction et a permis d’aboutir à des résultats importants concernant la chute de mobilité sur les transistors courts, probablement liée à l’existance de défauts neutres [8].

4. Conclusion

Nous avons détaillé les techniques de caractérisation

´electrique des transistors issus de technologies avanc´es.

Ces dernières sont aujourd’hui innévitables pour l’obten- tion de résultats fiables, ne nécessitant pas d’hypothèse forte sur l’invariance d’un paramètre tel que la mobi- lité. Elles offrent en effet un avantage innégalé vis-à-vis de l’extraction de la mobilité à bas champ comme nous l’avons démontré dans les parties précédentes.

R´ef´erences

[1] G. Ghibaudo, “New method for the extraction of MOS- FET parameters,” IEE Electron Letters, vol. 24, pp. 543–

545, Apr. 1988.

0 50 100 150 200 250 300

10 100 1000

Longueur effective L

_eff

(nm) M ob il it é µ

0

(c m ²/ V s)

1080°C RTA 1050°C RTA

Pas de variation

50 350

100

L

_mask

[nm]

1000

µ

0

(c m ²/ V s) +20%

+20%

∆∆∆∆ L L L L

_Eff_Eff_Eff_Eff

≅≅≅≅ 8nm 8nm 8nm 8nm

F IG . 6. Courbes µ

⁰

(L

ef f

) pour deux temp ´eratures de recuit. En insertion : ´evolution µ

⁰

(L

mask

) .

[2] K. Romanjek, F. Andrieu, T. Ernst et al., “Characterization of the effective mobility by split C(V) technique in sub 0.1 lm si and SiGe PMOSFETs,” Solid State Electronics, vol. 49, pp. 721–726, 2005.

[3] N. Planes, A. Dray, E. Robilliart et al., “Impact of the gate current on first order parameter extraction in sub-0.1µm cmos technologies,” Proc. IEEE Int. Conference on Mi- croelectronic Test Structures (ICMTS’03), pp. 137–141, Mar. 2003.

[4] A. Cros, S. Harrison, R. Cerutti et al., “New extraction method for gate bias dependent series resistance in nano- metric double gate transistors,” in (ICMTS’05), Leuven, Belgium, Apr. 2005, pp. 69–74.

[5] D. Fleury, A. Cros, K. Romanjek et al., “Automatic ex- traction methodology for accurate measurement of effec- tive channel length on 65nm MOSFET technology and be- low (to be published),” in (ICMTS’07), Tokyo, Japan, Mar.

2007.

[6] G. Hu, C. Chang, and Y.-T. Chia, “Gate-voltage- dependent effective channel length and series resistance of LDD MOSFET’s,” IEEE Trans. Electron Devices, vol. 34, pp. 2469–2475, Dec. 1987.

[7] Y. Taur, D. Zicherman, D. Lombardi et al., “A new ‘shift and ratio’ method for MOSFET channel-length extrac- tion,” IEEE Electron Device Lett., vol. 13, pp. 267–269, May 1992.

[8] A. Cros, K. Romanjek, D. Fleury et al., “Unexpected mo- bility degradation for very short devices : A new challenge for cmos scaling,” in Proc. IEEE Int. Electron Devices Meeting (IEDM’06), San Francisco, USA, Dec. 2006, pp.

663–666.

[9] F. Pr´egaldiny, C. Lallement, and D. Mathiot, “A simple ef- ficient model of parasitic capacitances of deep-submicron ldd mosfets,” Solid State Electronics, vol. 46, pp. 2191–