Réduction des capacités des puces

5.1. Réduction de la surface de contact des fluides

Les joints toriques utilisés initialement dans notre assemblage possédaient un diamètre interne de 3 mm et un diamètre de tore de 1 mm. Afin de réduire la capacité du site de mesure sur la puce en silicium, nous avons testé des joints toriques de diamètre interne plus faible pour diminuer la « surface mouillée » sur la puce. La limite minimale de taille pour le joint torique est fixée par l’existence commerciale du joint d’une part et par l’écartement des deux capillaires traversant les électrodes Ag/AgCl sur le PCB d’autre part. Ainsi nous avons testé des joints toriques de 2 mm x 1 mm et de 1,4 mm x 1,25 mm (le plus petit possible adapté à notre assemblage et comportant la dureté souhaitée d’environ 70 Shore A).

Il faut noter que lors de l’utilisation d’un joint torique 3 mm x 1 mm par exemple, la surface de fluide en contact avec la puce n’est pas un disque de 3 mm de diamètre, mais de diamètre (3 + 0,8) mm (Figure 61).

Les résultats présentés dans le Tableau 11 montrent l’évolution de la capacité d’une puce de type P1 utilisée avec 3 types de joints toriques différents. Les résultats expérimentaux sont comparés aux valeurs théoriques calculées en tenant compte de toutes les capacités selon le schéma de la Figure 56 (schéma de gauche).

Joint torique « Surface mouillée » (mm2) Capacité mesurée (pF) Capacité corrigée (pF) Capacité théorique (pF) 3 mm x 1 mm 11,3 258 ± 22 253 ± 22 239 2 mm x 1 mm 6,2 153 ± 15 148 ± 15 135 1,4 mm x 1,25 mm 4,4 115 ± 7 110 ± 7 105

Tableau 11 : diminution de la capacité de la puce en fonction de la surface de fluide en contact avec la surface du matériau diélectrique. La « surface mouillée » est calculée selon les indications de la Figure 61. L’erreur sur les capacités mesurées dépend de la méthode de mesure et de l’exploitation des courbes. La capacité corrigée prend en compte la capacité des connexions électriques en amont de la puce ; elle est obtenue en retranchant 5 pF à la valeur mesurée. Les valeurs théoriques sont calculées de manière exacte selon le schéma de gauche de la Figure 56.

On constate que la capacité mesurée ne correspond pas exactement à la capacité théorique. D’une part, les capacités mesurées sont faibles, et la méthode de mesure engendre une erreur souvent supérieure à 10% de la valeur mesurée. D’autre part, dans notre étude nous avons omis de prendre en compte la capacité des éléments en amont de la puce en silicium (assemblage et connexions électriques) comprise entre 5 et 10 pF. Nous avons donc reporté dans le Tableau 11 une capacité « corrigée » (capacité mesurée à laquelle on a retranché la capacité des connexions électriques et des éléments en amont de la puce, ici 5 pF). On note alors que les valeurs de capacité « corrigée » sont conformes aux valeurs théoriques.

5.2. Augmentation de l’épaisseur de matériau diélectrique et renforcement de la

couche d’oxyde sur les faces de la gravure humide

L’étude de l’épaisseur du matériau sur la capacité de la puce a été réalisée sur les trois types de puces P1, P3 et P4, possédant des empilements différents d’isolant (décrites dans le chapitre 3). Les différentes couches de matériau diélectrique entrant dans la constitution de ces puces sont listées dans le Tableau 12.

Type de puce P1 P3 P4 Couches de matériau diélectrique en faces supérieure et inférieure 2 µm SiO2 TEOS 0,12 µm Si3N4 LPCVD 2 µm SiO2 TEOS 0,12 µm Si3N4 LPCVD 1,5 µm de SiO2 PECVD 7 µm SiO2 TEOS 0,12 µm Si3N4 LPCVD 1,5 µm de SiO2 PECVD

Tableau 12 : caractéristiques des puces étudiées pour la diminution de la capacité en terme d’épaisseur des différents matériaux diélectriques utilisés. Les types de puces notés P1, P3 et P4 correspondent aux puces détaillées dans le chapitre 3.

J’ai réalisé les mesures de capacités de ces puces avec les plus petits joints toriques utilisables avec notre système d’assemblage, soit 1,4 mm x 1,25 mm. Le Tableau 13 compare les valeurs expérimentales obtenues par spectrométrie d’impédance, la valeur de capacité corrigée (cf partie précédente, 5.1) et les valeurs théoriques (calculées de manière exacte selon le schéma de gauche de la Figure 56). Puce Capacité mesurée (pF) Capacité corrigée (pF) Capacité théorique (pF) P1 115 ± 15 110 ± 15 105 P3 54 ± 6 49 ± 6 45 P4 29 ± 4 24 ± 4 20

Tableau 13 : diminution de la capacité des puces silicium grâce à l’augmentation de l’épaisseur des différentes couches de matériau diélectrique. Les caractéristiques des puces P1, P3 et P4 sont présentées dans le Tableau 12.

On constate tout d’abord la bonne adéquation entre les valeurs théoriques et expérimentales. Les capacités des puces P3 et P4 sont nettement plus faibles que celle de la puce P1. Afin de comprendre cette différence revenons sur des étapes du procédé de fabrication des puces : les dépôts de SiO2 TEOS et de Si3N4 LPCVD sont réalisés au début du procédé de fabrication avant la réalisation de toutes les gravures ; pour les puces P3 et P4, un dépôt de SiO2 PECVD est réalisé à la dernière étape du procédé sur les deux faces de la puce. Tout d’abord, ce dépôt permet de diminuer la capacité des couches d’isolant de la face supérieure. Ensuite, il augmente l’épaisseur d’oxyde sur les faces de la gravure humide en face inférieure de la puce ce qui contribue à diminuer la capacité globale de la puce également. En effet, nous avons vu dans le paragraphe A.3.2 de ce chapitre que la faible épaisseur d’oxyde sur les faces de cette gravure (entre 10 et 20 Å d’oxyde natif) constitue une capacité importante qui court-circuite la capacité constituée par les couches d’isolant en face inférieure de la puce. Grâce au dépôt de 1,5 µm de SiO2 PECVD en face inférieure nous pensons avoir recouvert les faces de la gravure d’environ 0,7 µ m d’oxyde (travaux internes au LETI), ce qui a contribué à diminuer la capacité totale de la puce.

6. Discussion

6.1. Réduction du bruit dans les mesures

La réduction de la surface de fluide en contact avec la puce en silicium, ainsi que l’augmentation des épaisseurs d’oxyde déposées sur les faces supérieure et inférieure nous ont permis d’obtenir des puces en silicium avec des capacités d’environ 20 pF. A titre de comparaison, rappelons que les puces en silicium développées par la société Sophion Biosciences possèdent une capacité de 50 pF.

La faible valeur de capacité obtenue doit rendre possible la mesure de la capacité de la membrane cellulaire d’une part (car Cpuce est du même ordre de grandeur que Cmembrane), et permettre de réduire le bruit généré par le système d’assemblage lors des mesures de courant d’autre part. Le Tableau 14 présente des mesures de bruit rms réalisées à l’aide de l’amplificateur de patch-clamp. Le système de patch-clamp est placé dans la cage de Faraday présentée dans le chapitre 2, et les valeurs de bruit sont relevées pour deux gains

d’amplification (correspondant aux résistances de rétroaction 500 MΩ et 50 GΩ) en connectant successivement différents éléments (connecteur en Téflon et système de patch- clamp) à la tête d’amplification. Notons que le connecteur Téflon que nous avons développé ne génère pas de bruit supplémentaire. Les résultats du Tableau 14 montrent que c’est l’assemblage « mis en eau » qui constitue la source majoritaire de bruit quel que soit le gain de l’amplificateur utilisé. Lors de l’utilisation d’une puce à la capacité de 250 pF on constate que le bruit total est de 71,8 pA alors qu’il diminue à 16,6 pA avec une puce de 25 pF (pour une résistance de rétroaction de 500 MΩ, utilisée lors des enregistrements de courants en configuration cellule entière, et un filtre passe-bas à 10 kHz). Cette réduction du bruit sur la mesure valide les deux solutions mises en œuvre pour la diminution de la capacité.

Résistance rétroaction (gain) Eléments connectés à la tête d’amplification

500 MΩ 50 GΩ Tête d’amplification seule 0,60 pArms 0,22 pArms

+ connecteur Téflon 0,60 pArms 0,22 pArms

+ assemblage MultiPatch 1,08 pArms 0,84 pArms

+ assemblage MultiPatch « en eau » (avec Cpuce ~ 25 pF) 16,6 pArms 4,80 pArms

+ assemblage MultiPatch « en eau » (avec Cpuce ~ 250 pF) 71,8 pArms nd

Tableau 14 : Courant de bruit (valeur rms) généré par les différents éléments connectés successivement à la tête d’amplification. Le bruit est mesuré pour deux gains d’amplification, l’un utilisé pour les mesures en cellule entière (résistance de rétroaction de 500 MΩ), l’autre pour les mesures en cellule attachée (résistance de rétroaction de 50 GΩ). nd : non déterminé, saturation de l’amplificateur.

6.2. Réduction de la capacité : limites et solutions potentielles

6.2.1. Augmenter l’épaisseur de matériau diélectrique

Pour réduire la capacité des puces, nous avons déposé du SiO2 PECVD sur les faces supérieure et inférieure de la puce. Cependant, cette méthode possède une limite, puisque le dépôt, réalisé en fin de procédé, modifie les caractéristiques du pore et l’épaisseur de matériau déposé doit garantir des caractéristiques de microtrou compatibles avec l’obtention de « gigaseals ». De plus, sur la puce de type P4, les 7 µm de SiO2 TEOS déposés au début du procédé de fabrication constituent une limite de faisabilité. Il n’est donc pas envisageable d’augmenter encore l’épaisseur des différents oxydes sans altérer les propriétés du microtrou, et nous pouvons considérer que la réduction de la capacité de la puce selon cette méthode est maximum.

Durant la durée de mes travaux de thèse, nous avons exploré des solutions alternatives pour réduire les capacités des puces en ajoutant des couches d’isolant n’altérant pas les caractéristiques du microtrou. Pratiquement, la couche d’isolant est déposée sur la face supérieure de la puce et une ouverture d’une centaine de micromètres de diamètre est ensuite réalisée afin de « libérer » le microtrou et le rendre accessible aux cellules. Cette capacité supplémentaire Csup s’ajoute en série et en parallèle des autres capacités (Figure 62). Deux types de matériaux isolants ont été testés : un film polymère et un dépôt de SiO2. Ces solutions, testées sur des puces non décrites dans ce manuscrit, n’ont pas été exploitées avec des cellules mais représentent des pistes prometteuses.

Matériau polymère

Le film de polyimide utilisé est un film sec généralement utilisé pour les procédés de photolithographie [120]. Après avoir réalisé des ouvertures circulaires de 100 µm de diamètre, le film d’une épaisseur de 50 µm est laminé sur la puce en silicium. Cette technique permet de diminuer la capacité de la puce étudiée de 400 pF à 30 pF.

SiO2 PECVD

Cette étude a été réalisée sur une puce utilisée dans un projet partenaire reposant sur le même principe de mesure (cf chapitre 5) et ne comportant qu’une seule couche de Si3N4 de 0,2 µm d’épaisseur sur ses faces inférieure et supérieure. La capacité d’une telle puce est très

importante, de l’ordre de 2 nF. Un dépôt de 1,5 µm de SiO2 PECVD est réalisé sur la face supérieure de la puce et une gravure de 100 µm de côté est ensuite réalisée au travers de la couche au niveau du microtrou. Ce procédé permet ainsi de diminuer la capacité de la puce à 95 pF.

6.2.2. Réduire la « surface mouillée »

La réduction de la « surface mouillée » permet de réduire la capacité totale de la puce. Toutefois, cette alternative atteint rapidement elle aussi ses limites, puisque notre assemblage ne permet pas d’utiliser de joints toriques plus petits que 1,4 mm x 1,25 mm.

Dans la suite du projet nous avons envisagé le développement d’une arrivée planaire des fluides évitant l’utilisation de joints toriques. Cette alternative, en diminuant la surface de fluide en contact de la puce, réduira la capacité de la puce. Par cette technique, Pantoja et al montrent qu’ils réduisent la capacité de leur puce à 17 pF en utilisant des canaux microfluidiques microstructurés dans du PDMS [99].

B. Validation biologique sur des modèles de canaux ioniques