Le synth´etiseur de fr´equence que nous avons con¸cu nous permet de produire une rampe radiofr´equence arbitraire en g´en´erant successivement jusqu’`a N = 100000 va-leurs de fr´equence comprises dans l’intervalle 0 Hz≤νrf ≤20 MHz2. Le temps pendant lequel est maintenue chaque fr´equence est ajustable et peut mˆeme varier au cours de la rampe. L’utilisateur fournit au syst`eme la liste des fr´equences que celui-ci doit g´en´erer via un fichier texte contenant leurs valeurs d´ecimales exprim´ees en Hz. Une fois que cette liste est stock´ee dans la m´emoire du synth´etiseur, la rampe est d´eclench´ee par un simple signal TTL et la derni`ere fr´equence du fichier est maintenue jusqu’`a ce qu’un second TTL mette fin `a l’´emission.
Les composants utilis´es pour mettre en œuvre ce processus ainsi que leur fonction et la mani`ere dont ils interagissent sont d´ecrits dans la suite cette partie.
B.2.1 Architecture globale
L’architecture globale du synth´etiseur est sch´ematis´ee en figure B.1. Le cœur du syst`eme est le composant num´erique programmable AD9851 utilisant la technologie DDS [168]. Cet appareil combine des param`etres digitaux et une fr´equence d’horloge analogique pour g´en´erer un signal sinuso¨ıdal.
Interface utilisateur Labwindows CVI FPGA µController Mémoire AD 9851 Fréquence d’horloge Fichier *. txt
Figure B.1 – Architecture de l’appareil.
Figure B.1 – Layout of the system.
2. Il est possible d’augmenter la fr´equence maximale simplement en augmentant la fr´equence d’hor-logefh fournie au synth´etiseur. Dans ce cas cependant, la r´esolution en fr´equence est d´egrad´ee d’autant (voir ´equation (B.1)).
B.2 Description de l’appareil 167
Tout est contrˆol´e via l’interface utilisateur du logiciel LabWindows CVI. L’utilisateur introduit un fichier texte contenant la liste des fr´equences `a g´en´erer. Chaque fr´equence est traduite par le logiciel en une s´erie de quatre octets compr´ehensibles par le DDS. A ceux-ci s’ajoutent deux octets suppl´ementaires pour imposer la phase du signal et le taux de rafraˆıchissement de la fr´equence. Toutes ces informations sont transf´er´ees par port s´erie `a une carte FPGA3. Un micro-contrˆoleur int´egr´e stocke les donn´ees dans la m´emoire interne du FPGA. La s´equence de transfert est alors termin´ee et la m´emoire est prˆete `a ˆetre lue. Une impulsion TTL externe d´eclenche alors le transfert des donn´ees de la m´emoire vers le composant DDS. Celui-ci synth´etise s´equentiellement la liste de fr´equences `a l’aide d’un signal d’horloge sinuso¨ıdal externe ultra-stable.
B.2.2 Description des composants
AD9851
Le AD9851 est un composant bas´e sur la technologie de synth`ese digitale directe de fr´equence (DDS). C’est en fait un synth´etiseur programmable int´egr´e. Il contient un accumulateur de phase, un convertisseur phase/amplitude, un convertisseur ana-logique/num´erique 10 bits rapide int´egr´e et n´ecessite une horloge de r´ef´erence ex-terne [168]. Sa fr´equence d’horloge et sa fr´equence de sortie maximales sont de 180 MHz et 70 MHz. A chaque incr´ementation du signal d’horloge, le DDS calcule la phase du signal qu’il convertit en une tension et reproduit ainsi point `a point le signal sinuso¨ıdal radiofr´equence (figure B.2).
Carte FPGA
Le FPGA Xilinx Spartan-3 [169] XC3S200 dispose de 200000 portes logiques syn-chronis´ees par une horloge interne `a 50 MHz. De plus, il est reli´e `a une m´emoire SRAM4 asynchrone rapide de 1 m´egaoctet. Ce FPGA est un composant tr`es bon march´e. Il est configur´e par un logiciel ´ecrit en langage VHDL5 qui compile un compteur d’adresse, des machines d’´etat et un micro-contrˆoleur gratuit. La carte FPGA poss`ede de nom-breuses entr´ees et sorties qui peuvent ˆetre configur´ees TTL. Elle utilise aussi deux UART6 afin de pouvoir communiquer par port s´erie.
Micro-contrˆoleur Pico Blaze
Pico Blaze est un microcontrˆoleur 8-bit gratuit, virtuel (´ecrit en VHDL) et d’archi-tecture RISC7. Il est optimis´e pour les familles de FPGAXilinx Spartan-3, Virtex-II et Virtex-II Pro. Il peut g´erer jusqu’`a 1 million d’informations par seconde (MIPS). Pico Blaze est int´egr´e dans le FPGA et ne requiert pas de ressource externe (alimentation, horloge...).
3. FPGA : Field Programmable Gate Array. C’est une matrice de portes logiques dont les connec-tions sont reprogrammables `a l’infini.
4. SRAM : Static Random Access Memory. C’est un type de m´emoire vive dont le contenu est conserv´e tant qu’elle est aliment´ee.
5. VHDL : Very High Speed Integration Circuit Hardware Description Language.
6. UART : Universal Asynchronous Receiver Transmitter (´ecrit RX/TX en VHDL). C’est une sorte de m´emoire qui pr´evient l’utilisateur quand elle contient des donn´ees.
168 Annexe B. R´ealisation d’un g´en´erateur rf Temps A m p lit u d e 0 ∆t = 1/ fh π/ νrf 2π/ νrf
Figure B.2 – Exemple de reconstitution d’une onde sinuso¨ıdale de fr´equence νrf
(trait rouge fin) `a l’aide d’un convertisseur num´erique/analogique 4 bits (trait noir cr´enel´e). La sortie du DDS est rafraˆıchie au taux ∆t= 1/fh. Le signal g´en´er´e sera d’autant plus proche de la sinuso¨ıde id´eale que la r´esolution du convertisseur sera grande et que νrf sera petit devant fh.
Figure B.2 – Exemple of reconstruction of a sine wave at frequency νrf (smooth red
trace) by a 4-bit digital/analogic converter (quantized black trace). The output of the DDS is renewed every ∆t= 1/fh. The generated signal is all the closer to the ideal sine wave than the resolution of the converter is high and that νrf is small as compared to fh.
Signal d’horloge
La fr´equence d’horloge fh est un param`etre cl´e dont d´ependent `a la fois le bruit de phase du synth´etiseur et sa fr´equence de sortie maximale νrf,max. Comme le DDS ´echantillonne la fr´equence d’horloge, le th´eor`eme de Shannon [170] impose νrf,max < fh/2. En pratique, plus la fr´equence d’horloge est grande, plus le bruit de phase en sortie est faible.
Le signal d’horloge utilis´e sur notre exp´erience provient de la sortie de r´ef´erence `a 10 MHz d’un synth´etiseur Stanford DS-345 am´elior´e par un oscillateur `a bas bruit de phase OCXO8 de la marque ERC, mod`ele EROS-750-SBR-4. Comme ces fr´equences d’horloge sont tr`es proches de la fr´equence maximale souhait´ee en sortie, on g´en`ere `a partir de ce signal une horloge six fois plus rapide en utilisant un multiplicateur de fr´equence interne au composant AD9851. On a donc finalement fh = 60 MHz.
Logiciel d’utilisation
Un logiciel a ´et´e d´evelopp´e en C avec CVI LabWindows pour contrˆoler le synth´eti-seur. Ce logiciel g´en`ere les octets `a envoyer au syst`eme `a partir du fichier .txt contenant la liste de fr´equences qu’on lui fournit et envoie ces octets par port s´erie au FPGA. L’autre fonction du programme est de d´efinir l’intervalle de temps entre deux valeurs de la fr´equence rf. Afin de pouvoir g´en´erer des rampes de toutes sortes en optimisant le nombre maximal de valeurs de la fr´equence N = 100000 `a notre disposition, nous nous sommes donn´e la possibilit´e de s´eparer la liste des fr´equences en 10 groupes de
8. OCXO : Oven Controlled Crystal Oscillator. Son bruit de phase a ´et´e mesur´e `a Sφ(1Hz) =