Stratégie exploitant un circuit de lecture numérique

Ajout d’éléments de sélection à la matrice synaptique. La partie précédente nous a permis de constater que la circulation de courants au travers des éléments synaptiques non sélection-nés est un problème fondamental de la structure matricielle 1R dès lors que ces derniers sont soumis à une tension parasite non nulle. Une solution naturelle à cela est d’adjoindre un com-posant de sélection à chacun des éléments synaptiques. La figure5.3présente l’exemple d’une matrice de jonctions tunnel magnétiques équipées de transistors de sélection. Cette approche permet réduire de façon drastique les courants traversant les synapses non sélectionnées, ces derniers étant alors les courants de fuite des transistors.

Lignes de

source (SL)

Lignes de

bit (BL)

Lignes d

e

mot (WL)

FI G U R E5.3 – Matrice synaptique de jonctions tunnel magnétiques à transfert de spin munies de transistors de sélection (structure 1T-1R). Une entrée présynaptique active sélectionne une ligne de mot.

Conséquences sur la densité d’intégration. Un inconvénient à priori important de l’ajout d’un transistor de sélection est la réduction associée du potentiel d’intégration de la matrice synaptique. La surface occupée par le transistor de sélection, placé à la verticale de la jonction tunnel magnétique qu’il sélectionne, est en effet supérieure à la surface de cette dernière. Dans le cas d’un usage mémoire conventionnel, les dimensions d’une cellule élémentaire actuelle composée d’une jonction et de son transistor d’accès sont typiquement d’environ 30 F² (F désignant la dimension caractéristique du nœud technologique), pour tenir compte des problé-matiques de dispersion technologique et de fiabilité mémoire²⁶⁹.

Intéressons-nous au cas de jonctions tunnel magnétiques à transfert de spin de 32 nm dont l’amplitude du courant critique est de l’ordre de 30µA. D’après le kit de conception de procédés à notre disposition, des transistors NMOS et PMOS de respectivement 30 nm et 50 nm de largeur suffisent à assurer le passage d’un tel courant. Il est à noter que ceci est cohérent avec les prévi-sions de la littérature^270,271suggérant la possibilité d’utiliser des cellules mémoires élémentaires de 6 F²pour les nœuds technologiques inférieurs à 45 nm. Sachant qu’une cellule mémoire élé-mentaire sans sélecteur occupe une surface de 4 F², la densité d’intégration n’est jamais réduite que de 50 % dans le cas d’une cellule avec sélecteur de 6 F². Il est à noter toutefois que

l’uti-269. R. DO R R A N C Eet coll., IEEE Transactions on Electron Devices, 2012. 270. S. A. WO L Fet coll., Proceedings of the IEEE, 2010.

lisation de transistors de sélection empêche de superposer une telle matrice synaptique sur une couche de circuits neuronaux CMOS : seule une approche de connexion planaire est alors possible.

Néanmoins, quand bien même la surface d’une cellule élémentaire à considérer en pra-tique serait de 30 F²ou davantage, la bonne question à résoudre est en réalité de savoir si cet inconvénient est compensé en termes de fonctionnalités à l’échelle du système : phase de lec-ture ou d’écrilec-ture plus simples ou plus économes en énergie, matrice synaptique de grandes dimensions envisageable, etc.

De nouvelles possibilités de circuits de lecture. Le caractère binaire des jonctions tunnel magnétiques utilisées comme synapses rend la lecture différente de celle d’autres composants mémristifs à plus de deux niveaux de résistance. Au sein d’une colonne de synapses toutes connectées au même circuit postsynaptique, il s’agit moins de lire précisément la valeur du courant pondérée par la conductance de l’unique synapse sélectionnée que d’être capable d’en classer l’état de résistance entre « haute » et « faible ». Cette opération est à rapprocher de la lecture d’un bit mémoire d’une cellule conventionnelle à deux états.

Dans cette partie, nous présentons l’utilisation d’un circuit de lecture conçu à l’origine pour des puces de mémoire non volatile conventionnelle. Il s’agit du circuit de Pre-Charge Sense

Amplifier^190,267(PCSA). La constitution classique de ce circuit est donnée à la figure5.4, qui en détaille par ailleurs les grandes phases de fonctionnement. Schématiquement, ce circuit est similaire à une (partie de) cellule de mémoire vive statique (SRAM), faite des transistors T0à T4, que l’on place de manière forcée dans un état initial métastable au moyen des transistors TAet TB, avant de la laisser basculer vers un état final stable qui dépend de la valeur de la résistance de la jonction tunnel magnétique relativement à celle de la résistance de référence placée dans l’autre branche. Ces deux phases de fonctionnement sont détaillées ci-après.

1. Dans un premier temps, le signal Vsenest au repos (figure5.4a), ce qui bloque le transistor T_Set rend passant les transistors T_Aet T_B. Cette configuration a pour effet de bloquer les transistors T0et T1, tout en rendant passants T2et T3. Durant cette phase, les signaux de sortie Voutet Voutsont tous les deux dans leur état haut.

2. Dans un second temps, le signal Vsenest activé, ayant pour effet de bloquer les transistors TAet TB(figure5.4b). Le transistor TSétant quant à lui rendu passant, du courant peut circuler à travers la jonction tunnel magnétique ainsi qu’au travers de la résistance de référence Rref. Ces courants sont le fruit des charges électriques accumulées sur les grilles des transistors lors de la phase précédente. Si par exemple la résistance de la jonction tunnel magnétique est supérieure à la valeur de référence Rref, la tension Vout diminue plus rapidement que V_out. Le transistor T₀est alors le premier des transistors PMOS à devenir passant, faisant alors remonter Voutvers son niveau actif, tandis que Voutachève de décroître jusqu’à son niveau bas, bloquant le transistor T2(figure5.4c). Une situation

V_out Vout Vsen=0 Vdd Iref Rref IMTJ Jonction tunnel magnétique TA T0 T1 TB T3 T2 TS

(a) Phase de charge anticipée.

V_out Vout V_sen=V_dd Vdd Iref Rref IMTJ Jonction tunnel magnétique TA T0 T₁ T_B T3 T2 T_S

(b) Début de la phase de mesure.

V_out Vout V_sen=V_dd Vdd Iref Rref IMTJ Jonction tunnel magnétique TA T0 T₁ T_B T3 T2 T_S

(c) Fin de la phase de mesure.

FI G U R E5.4 – Circuit et fonctionnement schématique d’un circuit de type Pre-Charge Sense

Am-plifier, utilisé pour déterminer la configuration d’une jonction tunnel magnétique.

Lorsque le signal Vsenest inactif, le circuit est dans un état métastable présenté en (a). Les illustrations (b) et (c) décrivent les situations respectivement initiale et finale de la phase de mesure, durant laquelle le signal Vsenest actif, dans le cas d’une jonction tunnel magnétique de résistance supérieure à la référence Rref placée dans l’autre branche. NB : les transistors dessinés en gris sont dans leur état bloqué. Source : adapté d’une figure de N. LO C AT E L L I.

opposée (Voutdans son état bas et Voutdans son état haut) est obtenue de manière ana-logue dans le cas où la résistance de la jonction tunnel magnétique est inférieure à celle la valeur de référence R_ref.

Si la résistance de référence Rrefest d’une valeur comprise entre les deux valeurs de résistance possibles des jonctions tunnel magnétiques employées, ce circuit permet ainsi de lire l’état de résistance de ces composants.

Dans le cas de la structure 1T-1R de la figure5.3, un circuit de type Pre-Charge Sense

Am-plifier est utilisé par colonne de synapses reliées au même circuit postsynaptique, réparti de

part et d’autre de ladite colonne. Les entrées présynaptiques sont présentées sur les grilles des transistors de sélection, et déclenchent en outre le signal de lecture Vsen. La sortie Voutconstitue quant à elle le signal transmis au circuit neuronal, à priori numérique. Comme nous l’avons vu précédemment, ce signal est un « un » logique lorsque la jonction tunnel magnétique est dans son état de faible résistance (c’est-à-dire potentialisée) et un « zéro » logique lorsque la synapse est au contraire dans son état de haute résistance (c’est-à-dire déprimée).

Avantages et inconvénients de cette stratégie de lecture. L’un des premiers avantages de ce système est d’effectuer directement la conversion de la lecture en un signal numérique, ce qui permet au signal Voutd’être moins affecté par la variabilité synaptique ou le bruit électronique. Par ailleurs, le fait que le signal Voutsoit numérique permet de masquer aux étages ultérieurs la faible valeur du rapport des états de résistance R_OFF/R_ON, sans nécessiter le recours à un étage d’amplification supplémentaire.

Dans le but d’évaluer la consommation énergétique liée à la lecture d’une synapse par un circuit de type Pre-Charge Sense Amplifier, simulons un tel circuit sous le logiciel Spectre Cadence Design Systems^®(figure5.5). L’évolution des signaux Vsen, Voutet Vout, est tracée à la figure5.6, ainsi que celle de la puissance Ptotfournie par l’alimentation. Nous pouvons observer la décroissance des signaux Vout et Vout lorsque la lecture est déclenchée par le passage du signal Vsenà son état haut à t = 1ns. Après environ 300 ps, le signal Voutremonte vers son état haut, tandis que Voutpoursuit sa chute, indiquant que la synapse lue est déprimée. Les traces de la figure5.6montrent qu’il est envisageable de lire l’état de la jonction tunnel magnétique en moins d’une nanoseconde, même lorsque le circuit débite sur des charges capacitives de valeurs non négligeables.

Par ailleurs, l’évolution du signal Ptotmontre que lors de la phase de lecture, l’amplitude de la puissance absorbée par l’ensemble du circuit de lecture est du même ordre de grandeur (la dizaine de microwatts) que celle dissipée par la synapse dans le cas d’une lecture analogique. Néanmoins, un avantage du circuit de lecture numérique est qu’il consomme uniquement lors des phases dynamiques. En régime établi, chacune des branches du circuit comporte un transistor dans son état bloqué, limitant alors la puissance consommée aux fuites des transistors, bien inférieure à celle liée à la tension de décalage non nulle dans le scénario analogique de la partie5.2.1. Ainsi, l’ensemble du circuit de lecture de type Pre-Charge Sens Amplifier de la

figu-FI G U R E5.5 – Circuit de type Pre-Charge Sense Amplifier simulé sous Spectre^®. Les signaux

Vsen, Voutet Voutsont similaires à ceux de la figure5.4. La jonction tunnel mag-nétique à transfert de spin est décrite par le modèle Verilog-A adapté par Nicolas LO C AT E L L Ià partir des équations du modèle analytique du chapitre2. La largeur de grille L des transistors employés est F = 30nm. La largeur W des transistors NMOS est de 30 nm, tandis que celle des transistors PMOS vaut 60 nm. La tension d’alimentation V_ddest de 1,2 V. Les sorties Voutet Voutdébitent sur des conden-sateurs de 2 fF et la résistance de référence présente une valeur de 9 kΩ, située entre les deux valeurs de résistance de la jonction tunnel magnétique. NB : le bloc « PCSA_on_top » comporte une structure proche de la partie supérieure des illustrations de la figure5.4.

re5.5consomme uns énergie Eread= 5,2 fJ lors de la lecture d’une jonction tunnel magnétique dans son état antiparallèle (figure5.6), et 5,4 fJ dans le cas d’un état parallèle (non représenté). De ces nombres, il est possible d’obtenir une estimation de la puissance moyenne P_col^(inf) dissipée lors de la phase d’inférence par une colonne de synapses connectées au même neu-rone de sortie postsynaptique et le circuit de lecture numérique associé. En considérant que chaque événement de lecture consomme 10 fJ et sachant qu’il y a environ 5 millions d’impul-sions présynaptiques durant les 82 s de l’enregistrement utilisé, nous obtenons une puissance moyenne P_col^(inf)inférieure au nanowatt. Pour rappel, l’estimation similaire de P_col^(inf)dans le cas analogique étudié précédemment était de l’ordre de la centaine de nanowatts, sachant que ce nombre n’incluait pas la consommation du circuit de conversion à transimpédance. En termes de consommation énergétique lors de la phase d’inférence, un circuit numérique de type

Pre-Charge Sense Amplifier associé à une structure matricielle pourvue de transistors de sélection

semble donc constituer un meilleur choix qu’une approche analogique.

En termes surfaciques, l’utilisation d’un circuit numérique de type Pre-Charge Sense

Am-plifier semble extrêmement avantageux, puisqu’il requiert uniquement des transistors de

di-mensions minimales (figure5.5). En comparaison, du fait de son fonctionnement analogique, un circuit de conversion à transimpédance nécessite des transistors sensiblement plus larges (pour la plupart dix à vingt fois) et dont la quantité peut devenir significative selon la complexité du circuit de réduction de la tension de décalage V_εemployé. Néanmoins, la topologie du

Pre-Charge Sense Amplifier se rapproche de celle d’une cellule de mémoire vive statique, dont la

surface minimale est principalement limitée par les interconnexions métalliques nécessaires. La surface de silicium exigée par ce circuit de lecture devrait donc être supérieure à la cen-taine de F². Par ailleurs, rappelons que la densité d’intégration de la matrice synaptique est également dégradée en raison de la nécessité d’ajouter des transistors de sélection. Il n’est pas évident que cette stratégie de lecture soit réellement avantageuse en termes de coût surfacique par rapport à la stratégie analogique, notamment selon la tension de décalage V_εtolérée pour cette dernière, qui détermine la complexité du circuit de lecture analogique à employer.

0 V

1 V

V

0 V

1 V

V

0 V

1 V

V

0 s 1 ns 2 ns 3 ns

Temps t

0 W

50 W

P

^P

dt = 5,2 fJ

FI G U R E5.6 – Évolution des signaux issus de la simulation du circuit de la figure5.5. La lec-ture est déclenchée lorsque le signal V_senpasse à l’état haut. Les signaux V_out et Voutsont les deux sorties du circuit de lecture, de valeurs complémentaires à l’issue de la phase de lecture. Enfin, l’évolution de la puissance Ptotdélivrée par l’alimentation de 1,2 V est également tracée. L’annotation placée sur ce dernier graphe indique l’énergie consommée à l’issue des 3 ns de simulation, obtenue par intégration numérique de Ptot.