b Limite en fréquence

Une étude de la dépendance du ∆ID est réalisée lorsque le transistor fonctionne dans sa zone saturée. Ce dernier est polarisé avec une tension de grille VGS = 2 V et une tension de drain VDS = 2 V. La puissance du signal HF est fixée à 5 dBm et la fréquence est balayée dans une gamme de fréquences allant de 10 MHz à 1 GHz. En utilisant le coefficient du développement en série de Taylor ^∂gm

∂VGS     VDS et l’équation 4.3, nous calculons le rapport |^∆ID |

ID

(%) pour plusieurs fréquences d’agression. La comparaison entre ce calcul et la mesure est donnée à la figure 4.13.

D’après les résultats expérimentaux de la figure 4.13, une augmentation de la fréquence d’agression tend à faire diminuer le rapport |^∆ID |

ID

. Cette diminution dans la variation du courant redressé est due à la partie capacitive de l’entrée du transistor. En effet, lors de la montée en fréquence de l’agression, l’impédance d’en-trée du composant est largement dominée par la capacité Cgg totale de la grille. La valeur de cette dernière, extraite précédemment au chapitre 3 à la partie 3.2.2, vaut Cgg ≈ 5,8 pF. L’impédance d’entrée du transistor tend à diminuer lorsque la fréquence augmente, entraînant une baisse significative de l’excursion de tension du signal HF appliquée à la grille du composant. Voilà pourquoi nous observons une diminution du |^∆ID |

ID

. La formule analytique issue de l’équation 4.3 prédit correcte-ment les résultats expéricorrecte-mentaux jusqu’à une fréquence de 500 MHz, correspondant à la fréquence de transition fT du dispositif.

Pour des fréquences d’agression supérieures à la fréquence de transition du com-posant, l’utilisation des coefficients du développement en série de Taylor extraits des

Figure 4.13 – |^∆ID | ID

(%) en fonction de la fréquence injectée à la grille du tran-sistor à 5 dBm quand ce dernier est polarisé dans sa zone saturée. Mesures (trait plein) ; formulation analytique (pointillé avec marqueurs).

mesures statiques devient fausse. Ceci est dû aux éléments extrinsèques mais aussi aux effets NQS régnant dans le composant. Ainsi la prédiction de la variation du

| ∆ID | ID

à l’aide de la formule analytique issue de ce développement est inexacte. Finalement l’utilisation de cette formule peut être envisagée jusqu’à la fréquence de transition du transistor. Notons tout de même que les modèles compacts développés pour les simulations électriques ne sont aussi validés que jusqu’à la fréquence de transition des composants.

Au delà de cette fréquence fT, les éléments extrinsèques « intermédiaires », ceux liés au « layout » et ceux liés au boîtier présentés précédemment au chapitre 3 à la partie 3.4.4, vont dégrader les performances du transistor. En effet, la résistance de grille Rpoly amène une fréquence de coupure puisqu’elle se retrouve en série avec la capacité totale Cgg. Les capacités de recouvrement extrinsèques Cgde et Cgse aug-mentent la valeur de la capacité de grille et limitent donc les performances dyna-miques du composant. De plus la capacité Cgde offre un chemin supplémentaire au signal parasite depuis l’entrée vers la sortie du dispositif. Le réseau substrat quant à lui offre aux porteurs un chemin alternatif au canal et influe donc sur l’impédance

de sortie du MOSFET.

La prédiction du courant de drain redressé peut être améliorée en utilisant une simulation électrique du composant. Cependant, pour que cette dernière soit précise et valable, il est nécessaire de décrire le comportement (prise en compte des effets NQS) du composant à des fréquences élevées, ce qui reste toujours très complexe lors de l’élaboration d’un modèle compact. C’est pourquoi nous avons décidé de poursuivre cette étude de susceptibilité EM par une approche exclusivement expé-rimentale, pour les fréquences d’agression hautes.

Dans cette section une expression analytique issue d’un développement en série de Taylor a été utilisée pour calculer la variation du courant de drain redressé. Le principal avantage à utiliser une telle méthode réside dans sa rapidité de mise en œuvre et apporte des informations utiles quant à l’identification des grandeurs intervenant (transconductance, conductance, mobilité) dans le mécanisme induit par le signal d’interférence. Cependant, elle ne permet de prendre en compte que de faibles non-linéarités, cela a été vérifié en travaillant à une puissance maximale de 10 dBm. Les résultats de simulations électriques permettent d’améliorer cette prédiction pour des amplitudes plus importantes car cette méthode numérique nous permet de choisir un ordre de calcul beaucoup plus élevé.

Finalement, un développement en série de Taylor à deux variables de la com-mande d’entrée et de sortie du composant a été proposé pour prédire correctement les différentes variations du courant de drain redressé à tous les régimes d’inversion et à toutes les zones de fonctionnement du MOSFET. Nous avons donc étudié le phénomène de redressement du courant de drain d’un point de vue statique, qui est un des effets induits par un signal d’interférence EM. Pour compléter l’étude et améliorer la compréhension de l’effet de l’agression EM sur le composant, nous avons cherché à mesurer les formes d’onde de courants et de tensions aux accès du transistor. Ceci nous permettra de visualiser l’évolution de la déformation des cou-rants et des tensions lors de la montée en fréquence du signal agresseur.

La section suivante présentera nos différents résultats expérimentaux lors de l’analyse temporelle de ces observables (courants/tensions) du composant sous une telle agression EM.