Les limitations du régime quasi statique

Lors des explications précédentes l’hypothèse émise était que le transistor soit en régime QS, si les variations de la commande sont suffisamment lentes, pour que la distribution des charges dans le canal puissent suivre cette dernière avec une inertie négligeable. Il est relativement difficile de définir une frontière franche entre le régime QS et NQS. La vitesse limite, imposée par le temps de montée, pour passer d’un régime QS à NQS va dépendre du composant.

Cependant, si nous supposons un temps de montée tr théorique infiniment petit appliqué sur la grille du transistor avec un potentiel constant sur le drain, comme représenté sur la figure 3.11, alors par définition nous mettrons en évidence un retard à l’établissement du courant de drain. Ainsi ce dernier atteindra 98 % de sa valeur finale ID au bout d’un temps t = τ0.

De façon approximative, l’hypothèse d’un fonctionnement en régime QS reste valable si les temps de montée tr des impulsions de tension respectent la condition suivante [88] :

tr > 20τ0 (3.26)

La valeur extraite τ0 (d’après l’équation 3.27) du transistor d’étude est de 80 ps. Ainsi la présentation des courants de drain et de source avec un temps de montée tr= 30 ns, figure 3.12(b), respecte l’hypothèse du régime QS.

Intéressons nous maintenant à la réponse des quatre courants du transitor, figure 3.11, lorsque ce dernier est attaqué par un temps de monté tr = 2 ns (limite de fonctionnement QS). Dans cette analyse, le transistor est bloqué quand vGS < VT, et sera en forte inversion lorsque vGS > VT, figure 3.14(a). La valeur VDS = 5 V est suffisante pour assurer un fonctionnement en zone saturée même lorsque la tension vGS = VGSM ax= 2,5 V. La figure 3.14(b), représente les quatre courants en fonction du temps, pour un temps de montée tr ≈ 20τ0.

Comme représenté sur la figure 3.14(b), lorsque vGS tend vers VT, t ∈ (0 - 2) ns, la quantité qI(t) doit augmenter, ce qui correspond à une augmentation du nombre d’électrons dans la couche d’inversion. Pour cela, le courant de charge de la source iSA(t) = ^dqS

dt et le courant de charge du substrat iB(t) = ^dqB

dt injectent tous les deux des porteurs libres. Pendant cet intervalle de temps le courant de drain possède une composante négative constante. Dans une telle configuration de polarisation (VDS = 5 V), la jonction pn drain-substrat est fortement polarisée en inverse, donc il est impossible que le caisson de drain puisse fournir des électrons dans

la couche d’inversion. Cet « offset » sur ce courant ne peut être uniquement dû à la capacité extrinsèque de recouvrement entre la grille et le drain [63], Cgde ≈ 0,6 pF. La signature de cet élément extrinsèque sur le courant de drain « masque » la réponse du transistor idéal, c’est pourquoi par la suite nous allons étudier ces éléments extrinsèques.

Lorsque vGS ≥ VT, le courant iS croît brusquement, représenté par la valeur IST

(IST correspond à la valeur de IS lorsque vGS = VT) sur la figure 3.14(b), puisque la couche d’inversion est formée, et le courant de transport prédomine sur les différents courants de charges. Cependant à la tension de seuil, le courant de drain iD est encore négatif, mais amorce sa phase de remontée. Nous observons donc un délai entre le moment où le transistor atteint sa tension de seuil et l’instant où le courant de drain devient positif. Ce dernier caractérise l’inertie que possèdent les charges pour connecter électriquement le canal du transistor. Ce délai noté td≈ 407 ps correspond au temps mis par les électrons pour atteindre le drain depuis la source. A partir de l’instant où le courant de drain croît, le courant de charge de grille iG et le courant de charge du substrat iB commencent à décroître. En effet, l’évolution du courant de grille (et de substrat) dépend de la commande vGS(t). Ce courant croît tant que la dérivée temporelle de vGS(t) augmente (à peu près jusqu’à 4 ns) au delà cette dérivée diminue jusqu’à s’annuler, et donc iG diminue.

Le fait que la commande d’entrée vGS continue d’augmenter, t ∈ (4 - 6) ns, ceci implique que le canal du transistor doit continuer à se charger, caractérisée par une valeur du courant iS supérieure au courant de drain iD. Lorsque la commande d’entrée atteint sa valeur maximale vGS = VGSM ax = 2,5 V, à t = 6 ns, le canal est quasiment chargé, puisque la distribution des charges n’a pas encore atteint son état statique. C’est pour cela que sur un court instant le courant iS reste supérieur au courant iD. Cependant, pour t ≥ 6 ns, les deux courants iS et iD tendent graduelle-ment à atteindre leur état d’équilibre, déterminé par les conditions de polarisation continue, VGS = 2,5 V et VDS = 5 V, soit ID = IS = 15 mA et donc IG = IB = 0.

Lorsqu’une rampe de tension descendante est appliquée sur la grille, figure 3.15(a), à t = 2 ns, le nombre d’électrons dans le canal doit diminuer. Nous observons que le caisson de source collecte des électrons provenant du canal, mais la quantité de porteurs libres sortant par le caisson de drain excède la quantité d’électrons collectée par la source, phénomène représenté sur la figure 3.15(b). Dès lors que la commande d’entrée atteint la tension de seuil VT, le courant de drain iD est pratiquement nul, caractérisé par une diminution des courants iG et iB.

(a)

(b)

Figure 3.14 – Le transistor passe d’un état bloqué à un état passant : (a) Une rampe de tension [0 - 2,5] V est envoyée sur la grille avec un temps de montée tr= 2 ns ; VDS = 5 V (b) Courant total source, drain, substrat et grille.

(a)

(b)

Figure 3.15 – Le transistor passe d’un état passant à un état bloqué : (a) Une rampe de tension [0 - 2,5] V est envoyée sur la grille avec un temps de descente tf = 2 ns ; VDS = 5 V (b) Courant total source, drain, substrat et grille.

Cependant à cette tension de seuil, la collection des porteurs libres par la source s’arrête et cette dernière commence à injecter des électrons dans le canal. De plus nous notons que le courant iS est marqué par un « under-shoot » ; ceci révèle que pour passer d’un état passant à un état bloqué, les charges possèdent une inertie plus importante pour atteindre leur état statique, que lors du passage d’un état bloqué à un état passant. C’est-à-dire que « l’état de conduction » du canal est moins favorable dans le cas d’une coupure de la commande d’entrée. Grossièrement, la conductance du transistor est plus faible pour une tension VGS = 0, par rapport à une valeur VGS = 2,5 V.

Dans cet exemple, la présentation des courants du transistor, révèle qu’il existe un délai td entre l’apparition du courant de source iS et de drain iD. Ce délai est dû à un temps de propagation non nul de la distribution des charges formant la couche d’inversion. Nous verrons au chapitre 4, lors de l’étude de la susceptibilité EM l’influence de ces phénomènes.

Ce temps de propagation dépend du temps de montée tr de la commande d’en-trée. Si ce temps de montée est suffisamment plus grand que τ0, alors d’après [91], le temps de propagation propre au transistor est donné approximativement par la formule :

td =√

τ0tr (3.27)

Ce temps de propagation tdest représenté en fonction du temps de montée tr de la commande d’entrée, en une échelle log-log sur la figure 3.16.

D’après cette figure, pour des temps de montée relativement longs (tr > 20τ0), td est proportionnel à la racine carrée de tr, donné par l’équation 3.27. Ceci est vérifié pour des temps de montée tr ∈ ]5 − 50ns], représenté sur la figure 3.16. De plus pour des temps de montée tr < 5 ns, le temps de propagation td tend vers une valeur limite. Cette saturation du td est due au phénomène de vitesse de saturation des porteurs dans la couche d’inversion, expliqué précédemment à la partie 3.2.3. En effet les électrons vont transiter à une vitesse maximale |vd|max jusqu’au drain depuis la source.

Figure 3.16 – Représentation du temps de propagation td mesuré en fonction du temps de montée tr appliqué sur la grille du transistor.

Cette section a permis de présenter la réponse transitoire du transistor MOS, no-tamment l’allure des différents courants face à une impulsion de tension appliquée sur la grille. Nous avons également étudié la frontière entre un fonctionnement en régime QS et NQS. La vitesse de la commande d’entrée influe directement l’ampli-tude de l’inertie que possède la distribution des charges dans la couche d’inversion, entraînant un délai de propagation entre le courant de source et de drain. Le com-portement transitoire du transistor révèle la réponse d’éléments extrinsèques qui vont fortement impacter la performance du composant. Nous avons pu révéler dans l’exemple précédent la signature de la capacité de recouvrement sur la réponse du courant de drain. En effet, les éléments extrinsèques ont un rôle important car ils peuvent masquer la réponse du transistor idéal. Comme la structure n’est pas symé-trique lors de la mesure des courants drain et source, il y aura une signature (courant supplémentaire) plus ou moins forte et différente des éléments extrinsèques sur ces courants. Ceci indique qu’il est difficile de dissocier les effets NQS et les effets liés aux éléments extrinsèques.

C’est pourquoi dans la section suivante nous allons présenter et extraire certains de ces éléments extrinsèques.

3.4 Caractérisation petit signal du transistor MOS

3.4.1 Introduction

Dans la section précédente, nous avons étudié les courants du transistor pour une tension de commande vGS(t) variable temporellement et d’amplitude quelconque. Nous avons mis en évidence la réponse d’éléments extrinsèques non considérés dans la version idéale du composant. Le but de cette section est maintenant de décrire et d’extraire ces éléments. Pour ce faire, il faudra procéder à une étude en régime petit signal du transistor. C’est en effet la manière la plus efficace et la plus simple qui permet leur extraction.

Pour ce faire le transistor sera décomposé en deux parties, comme représenté à la figure 3.17.

Figure 3.17 – La partie intrinsèque du transistor est englobée par le rectangle (tirets). La partie extérieure représente la partie extrinsèque.

Une partie « intrinsèque » qui est principalement responsable de l’effet transis-tor, décrite par la physique du composant [64] et une autre qui constitue la par-tie « extrinsèque ». Cette dernière permet d’accéder au dispositif intrinsèque : elle

est composée des éléments représentants les chemins d’accès résistifs aux différents terminaux de grille, source, drain et substrat. Elle inclut également les couplages capacitifs entre les interconnexions métalliques, contacts, les capacités des jonctions source et drain et de recouvrement (due à la diffusion latérale des porteurs qui pro-voquent une extension des caissons source et drain sous la grille, comme représentée sur la figure 3.1). Finalement cette partie est responsable des effets « parasites » qui vont limiter la performance du composant.

Pour extraire ces éléments extrinsèques nous avons besoin de décrire et de connaitre les valeurs de certains éléments intrinsèques (comme par exemple la capacité d’oxyde de grille Cox), c’est pourquoi dans la sous-section suivante nous allons présenter les éléments qui constituent cette partie intrinsèque.