Dispositifs de protection contre les décharges électrostatiques pour les applications radio fréquences et millimétriques

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Submitted on 15 Feb 2014

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électrostatiques pour les applications radio fréquences et millimétriques

Tek Fouy Lim

To cite this version:

Tek Fouy Lim. Dispositifs de protection contre les décharges électrostatiques pour les applica- tions radio fréquences et millimétriques. Autre. Université de Grenoble, 2013. Français. �NNT : 2013GRENT033�. �tel-00947361�

THÈSE

Pour obtenir le grade de

DOCTEUR DE L’UNIVERSITÉ DE GRENOBLE

Spécialité : Nano-Electronique et Nano-Technologies

Arrêté ministériel : 7 août 2006

Présentée par

« Tekfouy LIM »

Thèse dirigée par « Philippe BENECH » et codirigée par « Jean JIMENEZ »

préparée au sein du Laboratoire IMEP-LAHC

dans l'École Doctorale EEATS Electronique, Electrotechnique, Automatique et Traitement du Signal

Dispositifs de protection contre les décharges électrostatiques pour les applications radio fréquences et millimétriques

Thèse soutenue publiquement le « 28 Mai 2013 », devant le jury composé de :

Mme Nathalie LABAT

Professeur des universités, Bordeaux, Président Mme Marise BAFLEUR

Directeur de recherches, Toulouse, Rapporteur M. Bruno ALLARD

Professeur des universités, Lyon, Rapporteur M. Philippe BENECH

Professeur des universités, Grenoble, Directeur de thèse M. Jean JIMENEZ

Ingénieur STMicroelectronics, Crolles, Encadrant M. Philippe GALY

Expert (HDR) / Manager STMicroelectronics, Crolles, Encadrant

1 R ^ESUME / A ^BSTRACT

Résumé

Ces travaux s’inscrivent dans un contexte où les contraintes vis-à-vis des décharges électrostatiques sont de plus en plus fortes, les circuits de protection sont un problème récurrent pour les circuits fonctionnant à hautes fréquences. La capacité parasite des composants de protection limite fortement la transmission du signal et peut perturber fortement le fonctionnement normal d’un circuit.

Les travaux présentés dans ce mémoire font suite à une volonté de fournir aux concepteurs de circuits fonctionnant aux fréquences millimétriques un circuit de protection robuste présentant de faibles atténuations en transmission, avec des dimensions très petites et fonctionnant sur une très large bande de fréquences, allant du courant continu à 100 GHz.

Pour cela, une étude approfondie des lignes de transmission et des composants de protection a été réalisée à l’aide de simulations électromagnétiques et de circuits. Placés et fragmentées le long de ces lignes de transmission, les composants de protection ont été optimisés afin de perturber le moins possible la transmission du signal, tout en gardant une forte robustesse face aux décharges électrostatiques. Cette stratégie de protection a été réalisée et validée en technologies CMOS avancées par des mesures fréquentielles, électriques et de courant de fuite.

Mots clés

Décharges électrostatiques, fréquences millimétriques, technologies CMOS avancées

Title

Development of an ElectroStatic Discharges (ESD) protection circuit for millimeter-wave frequencies applications.

Abstract

Advanced CMOS technologies provide an easier way to realize radio-frequency integrated circuits (RFICs). However, the lithography dimension shrink make electrostatic discharges (ESD) issues become more significant. Specific ESD protection devices are embedded in RFICs to avoid any damage. Unfortunately, ESD protections parasitic capacitance limits the operating bandwidth of RFICs. ESD protection size dimensions are also an issue for the protection of RFICs, in order to avoid a significant increase in production costs.

This work focuses on a broadband ESD solution (DC-100 GHz) able to be implemented in an I/O pad to protect RFICs in advanced CMOS technologies. Thanks to the signal transmission properties of coplanar / microstrip lines, a broadband ESD solution is achieved by implementing ESD components under a transmission line. The silicon proved structure is broadband; it can be used in any RF circuits and fulfill ESD target. The physical dimensions also enable easy on-chip integration.

Keywords

© 2013- Tekfouy Lim

à ma famille, à mes amis,

Il est bien difficile pour moi de citer toutes les personnes ayant contribué au bon déroulement et à la bonne ambiance de ma thèse, j’espère n’oublier personne…

Je remercie tout d’abord mes encadrants de thèse, Philippe Benech et Jean-Michel Fournier du laboratoire IMEP-LAHC et Jean Jimenez et Philippe Galy de STMicroelectronics, pour la confiance qu’ils m’ont accordée. Leur expertise et leur disponibilité ont assuré le succès de ce travail. Je tiens à exprimer ma reconnaissance envers Philippe Benech, qui fut mon directeur de thèse, pour sa disponibilité et ses conseils avisés. Je remercie également Jean Jimenez pour la gestion du travail et ses remarques toujours claires ; Philippe Galy pour ses observations pertinentes qui m’ont permis une meilleure compréhension du sujet ; et Jean-Michel Fournier pour son point de vue extérieur au sujet, mais dont les remarques ont permis une orientation globale de thèse cohérente.

J’adresse mes sincères remerciements à Madame Nathalie Labat, qui me fait l’honneur de sa présence en tant que président de jury. Je remercie sincèrement Madame Marise Bafleur et Monsieur Bruno Allard qui me font l’honneur de juger ce travail en qualité de rapporteurs.

Des personnes sans lesquelles il m’aurait été difficile d’avancer ; je pense ici à Boris Heitz pour son aide sur les dessins des structures, à Johan Bourgeat pour son expertise dans le domaine des décharges électrostatiques, à Nicolas Corrao pour les mesures fréquentielles sous pointes présentées dans ce mémoire et à David Marin-Cudraz, Charles-Alexandre Legrand et Corinne Richier pour toutes les mesures électriques réalisées.

Je remercie les membres de l’équipe ALDS dans laquelle j’ai été très bien accueilli. Je pense notamment à Nathalie Monnet, à Frank Jezequel, à mes co-box Johan Bourgeat et Thomas Benoist, à Ghislain Troussier, à Nicolas Guitard, à Boukary Ouattara et à Alexandre Dray.

Je ne saurais oublier celles et ceux que j’ai côtoyés quotidiennement à STMicroelectronics : Jean Guillorit, Mathieu Fer, Malika Viollet, Chantal Moison, Lionel Courau, Antoine Delmas, Stephan Jeune, Sylvie Mouton, Christine Mascia, Jean-Daniel Lise, Ouael et Hanen Konzali, Alice Pimentel, Nicolas Coculet, Delphine Mathey, John Brunel, Sébastien Lotito, Loïc Davoine, Christophe Fourtou, Laurent Garcia, Jacques-André Desroses, Nicolas Beaudouin, Jean-François Veniant, Remy Chevallier, Julien Le Coz, Dimitri Soussan, Timothée Greffe, Pierre de Lastic, Yahya Mouldi, Benjamin Viale, Benoit Payet, Youssef Lakraa et Florence Dechenaux.

Mes pensées vont également à tous les membres du laboratoire IMEP-LAHC que j’ai pu côtoyer au cours de ma thèse : en particulier Philippe Ferrari, Anne-Laure Franc, Hana Ouslimani, Friederike Brendel, Pierre Bousseaud, Annaïck Moreau, Xu Yong, Le Minh Thuy, Flora Paresys, Léonce Mutwewingabo, Vitor Freitas, Jihoon Choi, Chuan-Lun Hsu.

Je souhaite aussi consacrer un moment aux personnes avec qui j’ai passé de très bons moments lors de mes déplacements dans diverses conférences : Inès Kharrat, François Burdin, Philippe Ferrari et Jose Enriquez Gonzalez à Nice, Chuan-Lun Hsu et Christoforos Theodorou à Grenoble, Emmanuel Chery,

Byeong In Choe et Hyunsuk Chun en Californie, Chuan-Lun Hsu, Mirna Akra et Philippe Benech à Amsterdam, Pierre Bousseaud, Mateusz Zukocinski, Seiya Mori et Jessica Chan à Kaohsiung.

Durant mes années de thèse, j’ai pu pratiquer diverses activités physiques afin de relâcher la pression.

Merci à Frank Jezequel, à Boris Heitz, à Nicolas Guitard et à Erwan Jorcin pour toutes ces séances de natation. Egalement, pendant ces trois dernières années, j’ai été pris par le virus de la course à pied. Je remercie tout d’abord Nicolas Guitard de m’avoir initié, encouragé et motivé à cette pratique. Merci à Blaise Jacquier et à Johan Bourgeat de m’avoir fait visiter les alentours de Crolles aux termes de séances interminables et éprouvantes. Une pensée aussi à tous ceux qui m’ont gratifié de leur présence durant ces séances : Chantal Moison, Ghislain Troussier, Jean Guillorit, Boris Heitz, Thomas Benoist, Antoine Delmas, Timothée Greffe, Milovan Blagojevic, Matthieu Dessarts, Nicolas Beaudouin. Ces séances ont permis tout d’abord à participer à l’édition 2011 de l’Ekiden de Grenoble sous le nom d’équipe de ST_DERNIER_ACHETE_DES_PIEDS et constituée de Ghislain Troussier, de Jean Guillorit, d’Alice Pimentel, de Nicolas Guitard et de Thomas Benoist. Le point culminant dans cette activité, à ce jour, est, pour moi, la participation au semi-marathon 2012 de Shihmen, Taiwan, avec mon grand frère Tekoing et ses amis. Les conditions n’étaient pas idéales mais les participants et la bonne ambiance m’ont laissé un souvenir impérissable.

Je ne saurais oublier mes amis qui étaient déjà présents sur Grenoble lors de mon arrivée et qui m’ont accueilli les bras ouverts : Wan Jing, Cuiqin Xu, Fu Yan, Chris Dance, Xu Yong, Shao Tong, Le Minh Thuy, Tang Xiaolan, You Lin et Vivi ; auxquels se sont ajoutés Chuan-Lun Hsu, Nicolas Chauvet et Fanyu Liu. Merci à vous pour tous ces moments qui comptent beaucoup pour moi.

Au-delà du contexte de travail, ma vie quotidienne a été riche en rencontres et bonnes expériences.

Pour cela, je souhaite vivement remercier Emmanuel Chery et Fabien Millet qui y ont grandement contribué. Merci à toi, Manu, pour toutes ces conversations quotidiennes sur Communicator et pour toutes ces soirées billard hebdomadaires. Merci à toi, Fabien, pour toutes ces discussions et moments de rigolade que l’on a pu avoir. Je suis aussi reconnaissant envers les gens ayant également participé aux bons moments passés : Mailys Robin, Naoto Yokoya, Keiji Shiga, Benjamin Dormieu, Soline Quidet, Jae Sik Jang et Lionel Montagne ; mais également ceux du B1 : Cheikh Diouf, Franck Lionel Bana, Patrick Lamontagne, Thomas Frank, Imed Ben-Akkez, Mustapha Rafik, Kamil Gomina, Alice Ruckly, Salim Ighilahriz et Elodie Canderle. La vie de thèse et la rédaction sont toujours difficiles pour tout doctorant. Je ne saurais assez remercier tous ceux qui m’ont permis de traverser ces moments : Hani Sherry, Kaya Can Akyel, David Borggreve, Suzanna Treumann, Julien Kieffer, Milovan Blagojevic, Dajana Danilovic, Mathieu Vallet, Cyril Bottoni, Nicolas Beaudouin et Arame Thiam.

Je ne peux finir cette partie sans évoquer mes parents, qui m’ont toujours soutenu, quels que soient mes choix ; et mes frères, qui m’ont encouragé et conseillé depuis toujours. Un grand merci à tous mes cousins et à tous les membres de ma famille de m’avoir toujours soutenu.

J’adresse tous mes remerciements à toutes celles et ceux qui ont toujours été présents pour moi malgré la distance. Je pense notamment à Mélanie Hardy pour tout le soutien, conseil et réconfort qu’elle a su m’apporter ; à mes amis du master (Benoit Bensahla Tani, Julien Poulain, François Lecourt et Xiong Zhuang) ; aux rescapés du lycée (David Herbaut et Aurélien Dierick) ; à Dorothée Delesalle ; à Caroline Tang ; à Gaëlle Cordonnier. Je souhaite finir par Tang Xiaolan ; celle avec qui j’ai passé ces dernières années et un grand merci pour tous ces bons souvenirs que je garde.

I think it's time to blow this scene.

Get everybody and the stuff together.

Ok, three, two, one, let's jam!

COWBOY BEBOP

T ABLES DE MATIERES

3 Introduction générale ... 15

Chapitre Un - Etude des phénomènes de décharges électrostatiques ... 19

1.1 Les décharges électrostatiques en microélectronique ... 19

1.2 Les différents modèles de décharges électrostatiques ... 20

1.2.1 Modèle du corps humain /Modèle de la machine ... 20

1.2.2 Modèle du composant chargé ... 23

1.2.3 Modèle du contact métallique humain... 24

1.3 Stratégies de protection ... 26

1.4 Composants élémentaires de protection ... 30

1.4.1 Diodes ... 30

1.4.2 Transistor MOS ... 32

1.4.3 GGNMOS (Grounded Gate NMOS) ... 33

1.4.4 Thyristor (SCR – Silicon Controlled Rectifier) ... 34

1.4.5 Récapitulatif des composants élémentaires ... 35

1.5 Méthode de caractérisation des protections ESD ... 35

1.5.1 Banc de caractérisation TLP (Transmission Line Pulse – Impulsions générées par une ligne de transmission) ... 36

1.5.2 Banc de caractérisation vf-TLP (Very Fast Transmission Line Pulse) ... 37

1.5.3 Banc de caractérisation vf-TCS (Very Fast Transient Characterization System) ... 37

1.6 Problèmes en RF et objectifs de la thèse ... 37

Chapitre Deux - État de l’art des stratégies de protection pour les applications RF ... 39

2.1 Conception de circuits de protection ESD en RF ... 40

2.1.1 Circuit de protection usuel ... 40

2.1.2 Mise en série de composants de protection ... 41

2.1.3 Utilisation d’un résonateur LC parallèle (circuit bouchon) ... 41

2.1.4 Résonateur LC série ... 43

2.1.5 Adaptation d’impédance ... 45

2.1.6 Protection inductive ... 46

2.1.7 T-Coil ... 47

2.1.8 Protection a éléments distribués ... 49

2.2 Comparaison de résultats ... 51

2.3 Exemples de dessins de circuits de protection RF ... 53

2.4 Conclusion du chapitre deux et choix de la topologie ... 55

Chapitre Trois - Briques élémentaires d’étude ... 57

3.1 Structures de propagation conventionnelles ... 57

3.1.1 Structures de propagation classiques ... 58

3.1.2 Modèle des télégraphistes ... 60

3.1.3 Paramètres extraits... 62

3.2 Miniaturisation de ligne de transmission ... 64

3.2.1 Technologies CMOS ... 64

3.2.2 Lignes de transmission en technologies CMOS ... 65

3.3 Caractérisation de structures RF ... 67

3.4 Elément de protection : Transistor BIMOS ... 69

3.4.1 Fonctionnement du transistor BIMOS ... 69

3.4.2 Caractéristiques électriques ... 70

3.4.3 Caractérisations RF ... 71

3.5 Conclusion du chapitre trois ... 72

Chapitre Quatre - Développement et étude de lignes de transmission auto-protégées .... 75

4.1 Rappel de l’état de l’art ... 75

4.2 Cahier des charges ... 76

4.3 Validation de la solution en technologie CMOS 45-40 nm ... 77

4.3.1 Lignes de transmission seules ... 77

4.3.2 Lignes de transmission protégées contre les décharges électrostatiques ... 80

4.4 RetroSimulations des premiers résultats... 83

4.5 Etude des interconnexions métalliques... 87

4.6 Modification des paramètres géométriques des lignes de transmission ... 90

4.7 Conclusion du chapitre quatre ... 93

Chapitre Cinq - Discussion et perspectives ... 95

5.1 Améliorations possibles du transistor BIMOS ... 95

5.2 Utilisation du transistor BIMOS comme circuit de déclenchement ... 96

5.3 Simulateur électromagnétique prenant en compte les niveaux métalliques et le substrat de silicium : MAGWEL © ... 99

5.4 Alternative de placement des composants de protection ... 100

5.5 Observations de la solution pour les applications térahertz... 105

5.6 Conclusion du chapitre cinq ... 105

6 Conclusion générale ... 107

7 Liste des travaux ... 111

8 Références ... 113

3 I NTRODUCTION GENERALE

Les circuits électroniques utilisés pour les applications aéronautiques, militaires et spatiales, mais aussi plus grand public telles que l’automobile et la téléphonie, doivent présenter des performances de qualité et répondre à des objectifs de fiabilité très sévères. Ainsi, un circuit très performant ne peut être utilisé s’il ne répond pas aux normes de fiabilité requises. En raison de la diminution des dimensions de gravures et de l’augmentation des champs d’applications, l’environnement dans lequel évolue le circuit électronique est de plus en plus hostile. En outre, la présence de l’électronique dans de nombreuses applications embarquées, telles que les téléphones et ordinateurs portables, implique une contrainte très sévère de fiabilité. En effet, même un faible pourcentage de circuits défectueux aura de lourdes conséquences financières pour les fabricants. Ainsi, l’amélioration de la fiabilité des circuits électroniques est devenue un enjeu primordial.

Tout au long de sa vie, un circuit électronique va subir des événements extérieurs qui peuvent endommager ou perturber son fonctionnement normal, et ce, dès le stade de la fabrication. Ces agressions peuvent être destructives ou non. Par exemple, dans l’espace, les circuits intégrés sont sujets à de nombreuses radiations et ions lourds. Cela provoque des défaillances ou des vieillissements prématurés. Sur Terre, les différents équipements électroniques créent un champ électromagnétique ambiant qui peut interagir avec un circuit mal protégé. Aussi, des manipulations répétées de la part d’un utilisateur mal informé augmentent les risques liés aux interférences électromagnétiques (EMI – ElectroMagnetic Interferences), des surcharges électriques (EOS – Electrical OverStresses) et des décharges électrostatiques (ESD – ElectroStatic Discharges). Ces évènements sont susceptibles de causer des défaillances de circuits.

Les problèmes liés aux décharges électrostatiques sont devenus un enjeu majeur pour la fiabilité des circuits électroniques. Une décharge électrostatique survient lorsqu’une différence de potentiel entre deux corps devient tellement importante qu’elle perce le milieu situé entre ces deux corps. Lorsqu’un circuit électronique est la cible de décharges électrostatiques, son fonctionnement peut être altéré et ce circuit peut même être détruit. C’est pourquoi il est très important de se prémunir de ces phénomènes de décharges à l’aide de circuits de protection et d’un contrôle très strict sur l’environnement de réalisation et de transport de circuits électroniques. En règle générale, dans un circuit intégré, ce circuit de protection est placé à l’interface entre les plots d’accès et le circuit principal. Pour éviter une augmentation du coût de production, la surface de silicium occupée doit être la plus réduite possible.

En fonctionnement normal du circuit, la protection doit être transparente ; c’est-à-dire présenter un très faible courant de fuite et ne pas introduire de perturbations des signaux (atténuation, retard ou distorsion). Lors d’une décharge, cette protection doit être capable de devenir passante lorsque la tension devient élevée pour dériver le courant de décharge. Cependant, chaque circuit de protection présente une capacité parasite. À des fréquences élevées, cette capacité devient équivalente à un court- circuit. Ainsi, le signal utile à transmettre au circuit principal est directement absorbé par le circuit de protection. Les pertes présentées par le circuit de protection constituent alors un enjeu majeur lorsque le circuit à protéger fonctionne à des fréquences supérieures au gigahertz.

L’évolution de la technologie CMOS a permis d’intégrer les circuits électroniques pour atteindre des dimensions de plus en plus petites. Cependant, les solutions de protection développées dans l’état de l’art occupent toujours une surface très importante, de l’ordre du millimètre carré. La solution développée dans ce manuscrit a de faibles dimensions pour pouvoir être utilisée, à moyen ou long terme, dans un circuit intégré. De plus, pour éviter de développer le circuit de protection à une fréquence spécifique, la solution présente de faibles pertes sur une très large bande de fréquence.

Ainsi, ce circuit de protection pourra être utilisé tel que dans de nombreux circuits.

L’objectif de ce manuscrit est donc de développer une topologie de protection contre les décharges électrostatiques, optimisée en termes de dimensions, de performances fréquentielles et de comportement vis-à-vis d’une décharge. Différentes approches ont été étudiées pour réduire les pertes dans les lignes de transmission qui seront utilisées. La topologie de circuits de protection par éléments distribués, développée par Ming Dou Ker en 2001 [KER01], constitue la base de ce travail.

Dans le premier chapitre, les généralités sur les décharges électrostatiques sont exposées, permettant de définir l’événement agresseur du circuit électronique. Les décharges électrostatiques peuvent être catégorisées en plusieurs groupes. Différents modèles ont été développés afin de pouvoir reproduire ces phénomènes en laboratoire et en simulations. Les stratégies de protection et les composants élémentaires de protection permettent alors de comprendre le fonctionnement d’un circuit de protection.

Le second chapitre constitue l’état de l’art sur les circuits de protection contre les décharges électrostatiques pour des applications fonctionnant à des fréquences supérieures au gigahertz. La capacité parasite des composants de protection joue un rôle très important dans les pertes induites par la structure de protection. Plusieurs solutions permettent de masquer cet effet parasite. Cependant, ces solutions occupent des surfaces de silicium très importantes et ne fonctionnent que sur une gamme de fréquences très limitée. Leur implémentation dans un circuit intégré actuel est alors très difficile. De plus, afin de faciliter l’utilisation de la protection par un concepteur de circuit, la bande passante du circuit de protection est de fait également un critère de choix. Les lignes de transmission étant utilisées pour connecter toutes les interfaces entrée/sortie d’un circuit électronique, la solution adoptée, à la vue de l’état de l’art existant, est d’optimiser ces lignes de transmission tout en incluant des composants de protection contre les décharges électrostatiques. En fragmentant le composant de protection en plusieurs éléments, la capacité parasite totale est ainsi répartie sur toute la structure de propagation.

Le troisième chapitre présente les différents outils permettant de mener à bien ce travail. Les structures de propagation seront détaillées pour apporter une meilleure compréhension des différents paramètres qui peuvent être extraits. En tant que composant de protection contre les décharges électrostatiques, les transistors BIMOS présentent des caractéristiques très intéressantes, par leurs performances ESD mais également par leurs faibles capacités parasites. Ces structures seront réalisées en technologies CMOS avancées et plus particulièrement avec les nœuds technologiques 45-40 nm et 32-28 nm.

Dans le quatrième chapitre, pour démontrer l’apport des lignes de transmission, plusieurs dispositifs sont réalisés. Afin de pouvoir intégrer la solution finale dans un circuit électronique, les dimensions ont été arbitrairement choisies. Le positionnement et le nombre de composants de protection déterminent alors le comportement de la structure finale. Des simulations sur Agilent Momentum ont été réalisées et des portages en technologies CMOS permettent de valider les premiers résultats obtenus.

Finalement, le dernier chapitre présente des perspectives encourageantes pour améliorer les performances de la solution proposée. Plusieurs axes d’étude ont été envisagés. La capacité parasite du composant de protection est un enjeu majeur et diverses topologies de composants sont utilisées. De plus, une solution alternative a été mise en place afin de réduire la longueur de la structure de protection et ainsi diminuer les pertes. Ce chapitre se terminera par une observation de la structure de protection sous des fréquences proches du térahertz.

1 C ^HAPITRE U ^N

E TUDE DES PHENOMENES DE DECHARGES ELECTROSTATIQUES

I noticed a trend: if no one does anything, sick people often get sicker.

GREGORY HOUSE

La protection de circuits électroniques contre l’environnement extérieur est devenue un enjeu primordial afin de garantir la fiabilité et une durée de vie raisonnable de ces circuits intégrés : et ce, d’autant plus qu’en micro- et nano-électronique, les dimensions sont extrêmement faibles, ce qui fragilise encore plus la robustesse des composants en milieu hostile. Une décharge électrostatique (ou ESD, pour ElectroStatic Discharge) est un des phénomènes les plus destructeurs pour les circuits électroniques. Ils se produisent lorsqu’un élément chargé se retrouve suffisamment proche d’un conducteur métallique. Le champ électrique est alors suffisamment important pour créer un arc électrique. L’isolant séparant les deux éléments est alors percé et peut laisser ainsi passer un courant.

Toute la physique des décharges électrostatiques est donc basée sur l’électromagnétisme et sur l’étude des diélectriques. Si un circuit intégré est assimilé au conducteur, il est alors sujet à des décharges électrostatiques et le courant ainsi engendré peut dégrader fortement ce circuit et même le détruire.

Il est alors indispensable de protéger les circuits intégrés contre ces décharges. Différents modèles et testeurs de décharges électrostatiques ont été mis en place afin de pouvoir reproduire ces phénomènes en laboratoire. Cela permet alors de qualifier un circuit selon le type et l’intensité de la décharge que celui-ci pourra supporter, tout en garantissant son bon fonctionnement.

1.1 L

De l’éclair surgissant des nuages au léger picotement lors d’un contact avec un objet métallique, les décharges électrostatiques sont des phénomènes naturels, se produisant sous diverses formes. Bien évidemment, l’intensité et la durée de la décharge diffèrent selon les cas, mais les causes provoquant ce phénomène restent les mêmes. Le mécanisme vient d’un grand déséquilibre de charges électriques entre deux corps électriquement isolés. Lorsque ce déséquilibre devient trop important, l’isolant situé

entre les deux corps (principalement de l’air ou des isolants en microélectronique) est alors percé.

Ceci permet un transfert de charges électriques d’un corps à l’autre afin de rétablir l’équilibre. Le chemin ainsi créé étant très peu résistif, le transfert s’effectue sur un temps très court avec une grande intensité. La lumière visible lors de ces très courts phénomènes est due à l’ionisation des molécules de l’air, ce qui crée un plasma qui sera le chemin permettant le transfert de charges.

En microélectronique, la réduction des dimensions des différents circuits tend à rendre ces derniers de plus en plus vulnérables aux perturbations provenant du monde extérieur. Aujourd’hui, les différentes dimensions utilisées sont de l’ordre de la centaine de nanomètres, voire moins pour les technologies les plus avancées. Les fonctions d’un circuit électronique dépendent essentiellement de l’état des transistors présents sur le circuit intégré. Or, avec la réduction des différentes dimensions, l’épaisseur des oxydes (isolants) a aussi considérablement diminuée. Une grande surtension percerait l’oxyde plus facilement que dans les technologies moins avancées. Le transistor ne fonctionnerait plus et le circuit deviendrait alors inopérant. Toute décharge électrostatique entre deux plots d’entrée/sortie quelconques du circuit intégré est susceptible de détruire un élément du circuit.

Différentes mesures doivent donc être prises afin de limiter la répercussion négative des décharges électrostatiques sur les circuits électroniques. Lors de la réalisation de ces derniers, le port de vêtements et de bracelets antistatiques et la régulation du taux d’humidité de l’air ambiant permettent d’évacuer constamment le surplus de charges électriques qui se déchargerait à chaque contact avec le circuit. Cependant, ces précautions ne permettent en aucun cas de protéger les circuits contre les décharges électrostatiques, mais juste d’éviter que ces phénomènes se produisent lors de manipulations. Il est donc nécessaire de placer un dispositif de protection contre les décharges électrostatiques à l’intérieur même du circuit intégré. Cela permet de garantir la robustesse d’un circuit vis-à-vis d’une décharge. Plusieurs normes et modèles ont alors été définis afin de pouvoir reproduire les différents types de décharges électrostatiques en laboratoire. Dès lors, une protection pourra être qualifiée selon le type et l’intensité de la décharge électrostatique qu’elle sera capable de supporter.

1.2 L

1.2.1 M

/M

Le cas quotidien le plus usuel des décharges électrostatiques est lorsqu’une personne est elle-même chargée et se décharge lors d’un contact avec un objet métallique. C’est donc tout naturellement que le modèle du corps humain (Human Body Model – HBM) a été mis en place [ESDA98] [JEDE07]. Il modélise donc la décharge entre un être humain électriquement chargé et un circuit intégré. Une personne se déplaçant sur un sol synthétique voit son corps se charger de plusieurs kilovolts par triboélectricité. Les frottements permanents entre les chaussures et le sol favorisent le transfert et l’accumulation de charges. Le phénomène de décharge dure environ 300 ns, avec un temps de montée variant de deux à dix nanosecondes. Intrinsèquement, sans protection, la robustesse d’un circuit est généralement dérisoire comparée à une décharge HBM, qui est de l’ordre du kilovolt.

Ce modèle du corps humain est simplement constitué d’un circuit RLC en série (Fig. 1.1). La capacité CESD représente l’isolant situé entre le sol et le corps humain. En général, il s’agit des chaussures, mais divers éléments, tels qu’un sol humide, font varier la valeur de la capacité. La résistance RESD

représente la résistance du corps humain.

Fig. 1.1 – Modèle du corps humain (HBM) et le schéma électrique associé

Dans les années 1970, avec le développement de l’industrie automobile et des chaînes de production, les opérateurs sont de moins en moins amenés à toucher directement les composants électroniques.

Les machines pouvant être chargées par un champ électrostatique quelconque, elles peuvent générer des décharges lors de contacts avec les circuits électroniques. Le modèle de la machine (Machine Model – MM) a tout d’abord été introduit au Japon, puis aux Etats-Unis pour pouvoir reproduire ce phénomène en laboratoire et qualifier au mieux la production en masse [ESDA99a]

[JEDE97]. La résistance de contact RESD se trouve réduite afin de tenir compte de la surface métallique de contact. Théoriquement, la valeur de la résistance R_ESD est nulle.

Les deux modèles sont représentés avec le même schéma électrique équivalent (Fig. 1.2), seules les valeurs des composants diffèrent. Le corps humain ou la machine sont représentés par une capacité CESD chargée de 100pF (HBM) ou 200pF (MM) reliée par une résistance RESD de 1,5 kΩ (HBM) ou 1 Ω (MM) qui représente le contact métallique.

Fig. 1.2 – Modèle de la machine (MM) et le schéma équivalent associé

Afin de pouvoir qualifier les circuits selon ces modèles, des standards ont été établis [ESDA98]

[ESDA99a]. Les différents composants ont alors des valeurs bien définies selon les tensions de décharges à appliquer. Des testeurs HBM et MM permettent alors de reproduire ces qualifications en laboratoire (Fig. 1.3). La source de tension permet de charger la capacité CESD. La décharge se fera donc lors de la commutation de l’interrupteur. Bien que l’utilisation d’une source de tension permette la charge de la capacité CESD, la grandeur à observer est le courant qui traverse le dispositif lors de la décharge. Les différents composants LS, CS et CT représentent les éléments parasites du testeur.

L’inductance parasite LS (7,5µH en HBM ou 0,5µH en MM) et la capacité CS permettent d’obtenir des formes d’onde de décharges réalistes. La capacité CT représente la capacité parasite liée au testeur.

R_ESD C_ESD

L_ESD

vers le circuit

R_ESD C_ESD

L_ESD

vers le circuit

Fig. 1.3 - Schéma électrique d’un testeur HBM / MM

Le modèle du corps humain étant très proche du MM, le testeur HBM permet généralement de pouvoir faire également des tests MM. Des simulations de type SPICE du testeur HBM/MM permettent d’observer les formes d’onde de ces deux types de decharges (Fig. 1.4). Les normes instaurées définissent les paramètres du modèle et la forme du courant dans un court-circuit ou dans une résistance de 500 Ω [JEDE97] [JEDE07]. La procédure de test (tensions à appliquer sur CESD, temps de montée de la décharge) est tout autant définie. Les protections de circuits sont alors catégorisées selon les niveaux de tension appliqués.

Cependant, les tests HBM sont plus utilisés que les tests MM. Cela est dû aux faibles valeurs des paramètres LS et RESD du modèle MM. Sur la figue 1.4.b, une simple variation de la valeur de l’inductance L_S change complètement les caractéristiques de la forme d’onde. Ce paramètre étant lié au testeur, il est difficile de pouvoir le définir exactement d’un appareil à l’autre. La valeur de la résistance série RESD, très faible également, joue un rôle prépondérant sur la préférence du test HBM au test MM.

(a) (b)

Fig. 1.4 - Formes d’onde de décharges HBM (a) et MM (b) dans un court-circuit

Lors de la qualification d’un circuit, le niveau de tolérance est défini comme la tension maximale que peut supporter un circuit sans engendrer de défaillance. Les normes actuelles des niveaux de tolérance sont données dans le tableau 1.1.

Malgré la mise en place de ces deux modèles, une grande majorité des circuits électroniques est toujours susceptible d’être défectueuse par décharges électrostatiques. L’accumulation de charges a

C_S

R_ESD

C_T DUT

C_ESD L_S HV

0 50 100 150 200

0 1 2 3

Courant (A)

Temps (ns)

HBM V_HBM = 2kV HBM V_HBM = 4kV

0 50 100 150 200

-2 -1 0 1 2 3

Courant (A)

Temps (ns)

MM V_MM = 100V , L_S = 0.5uH MM V_MM = 200V , L_S = 0.5uH MM V_MM = 100V , L_S = 2.5uH MM V_MM = 200V , L_S = 2.5uH

bien été prise en compte sur les êtres humains et les machines. Par contre, lorsque le composant est lui-même chargé, celui-ci est tout autant susceptible de se décharger lors d’un contact avec un objet métallique.

1.2.2 M

Au début des années 1980, l’automatisation des chaînes d’assemblage automobile est en plein essor.

Cela a permis de mettre en évidence un nouveau phénomène de décharges électrostatiques. Le composant peut se retrouver chargé par triboélectricité lors de son transport dans les baguettes plastiques ou encore par induction si le circuit se trouve dans un champ électrique ambiant. Les charges accumulées dans le composant s’évacuent lors d’un contact d’une broche avec une masse quelconque (Fig. 1.5). Le modèle du composant chargé (Charged Device Model – CDM) retranscrit ce type de phénomène qui est fondamentalement différent des modèles précédemment présentés [JEDE95] [ESDA99b]. Il permet notamment l’explication de claquages de diélectriques, phénomènes qui ne peuvent être expliqués avec les deux modèles précédents.

Fig. 1.5 - Modèle du composant chargé

A l’heure actuelle, la miniaturisation des circuits nécessite de moins en moins de manipulations directes d’un opérateur. Lorsque le circuit électronique est mis en boîtier, ce dernier est beaucoup moins sujet aux décharges électrostatiques HBM et MM. La cause principale d’une défaillance d’un circuit liée aux décharges électrostatiques provient du phénomène CDM. Parmi les trois modèles présentés précédemment, celui-ci est le plus destructeur, car les courants engendrés sont bien plus importants sur des temps plus courts et impactent la totalité des circuits intégrés.

A cause des faibles résistances présentées dans le modèle, ce phénomène présente une forme d’onde, simulée sous SPICE, bien différente des deux autres modèles (Fig. 1.6). La nature oscillatoire de la décharge CDM est similaire à l’événement MM (présentée Fig. 1.4b), mais l’intensité du courant atteinte et le temps de monté très court dissocient ce phénomène des deux autres.

DUT R_TEST

L_TEST R_ARC C_P

R_CHARGE

V_CDM

Fig. 1.6 - Formes d’onde de décharges CDM pour une capacité du circuit de 10 pF dans un court-circuit

Avec les trois modèles de phénomènes de décharges électrostatiques, les tests permettent de définir la robustesse d’un circuit vis-à-vis de ces événements. Pour être qualifié selon les différentes normes en vigueur [BOSE07] [LI09], un circuit doit pouvoir être en mesure de supporter un certain nombre de décharges (type de décharges et tensions à tolérer) (Tableau 1.1). Les valeurs présentées ne sont valables que pour des technologies antérieures au CMOS 45nm [ESDA06].

Tableau 1.1 - Résumé des valeurs de test requises jusqu’à la technologie CMOS 45nm

Circuits numériques Circuits analogiques Circuits RF

Test HBM 4 kV 2 kV 1 kV

Test CDM 500 V 250 V 125 V

Avec la montée en fréquence des circuits électroniques actuels, les demandes en performances sont toujours de plus en plus fortes. Cependant, le temps imposé pour le développement des circuits dans les nouvelles technologies est de plus en plus réduit. Les dimensions constituant la technologie sont tellement faibles qu’il devient difficile de garantir la même teneur en décharges électrostatiques qu’avec les technologies plus matures. La communauté internationale d’experts du domaine de l’électrostatique envisage de diminuer les seuils de tolérance pour les technologies postérieures à la technologie CMOS 45nm [ESDA06]. Ainsi, pour la technologie CMOS 32 nm, le seuil de tolérance passe de 4 kV HBM à 2 kV HBM pour les circuits numériques.

En revanche, ces diminutions de seuils entraînent un contrôle plus strict sur l’environnement extérieur lors de la réalisation et du transport du circuit : tous les objets métalliques doivent être reliés à la masse, un contrôle strict des charges sur les éléments isolants et l’utilisation d’un boîtier pour le transport et le stockage devront être envisagés [ESDA10].

1.2.3 M

Dernièrement, de nouvelles normes ont été mises en place afin de prendre en compte d’autres phénomènes. Avec le développement des appareils autonomes, tels que les téléphones portables, disques dur externes et autres lecteurs multimédia, l’utilisateur est de plus en plus amené à toucher directement l’appareil avec un objet métallique, que ce soit avec les câbles d’alimentation ou les connexions avec un ordinateur. Le modèle du contact métallique humain (Human Metal Model – HMM) a été mis en place afin de représenter ces phénomènes [IEC99] [FOTI05]. Les charges

0 2 4 6 8 10

-10 0 10 20

Courant (A)

Temps (ns)

CDM V_CDM = 250V CDM V_CDM = 500V

accumulées sur le corps humain se déchargent à travers la connexion métallique. Le testeur de ce modèle (Fig. 1.7) est représenté par un schéma électrique identique à celui du HBM et MM (Fig. 1.3).

Fig. 1.7 - Schéma électrique d’un testeur HMM

La résistance RESD représente la résistance de contact entre le corps humain et le circuit électronique via l’objet métallique. Sa valeur est alors beaucoup plus faible que pour le testeur HBM (330 Ω contre 1,5 kΩ pour le HBM). Cette faible valeur de résistance implique un temps de montée et un courant pic très important, observables avec des simulations électriques de type SPICE (Fig. 1.8). Le test en question est effectué directement au niveau système. La polarisation de la capacité, d’une valeur de 150 pF, est comprise entre 8 kV et 25 kV. Ces tests peuvent être réalisés sur des circuits polarisés ou non (mode power off / power on).

Fig. 1.8 - Forme d’onde de décharges HMM dans un court-circuit

Les différents modèles présentent tous des caractéristiques différentes. Un récapitulatif permet d’observer les temps de montée et les amplitudes des différents phénomènes (Fig. 1.9). Ces différents modèles permettent de reproduire le plus fidèlement possible les phénomènes de décharges électrostatiques en laboratoire. Afin de garantir le bon fonctionnement d’un circuit électronique vis-à- vis de ces phénomènes, celui-ci doit pouvoir supporter des courants très importants. Il est alors primordial de se prémunir de ces décharges à l’aide de circuits de protection.

C_S

R_ESD

= 330 Ω

C_T DUT

C_ESD

= 150 pF L_S HV

0 5 10 15 20

0 10 20 30 40

Courant (A)

Temps (ns)

Fig. 1.9 – Récapitulatif des différentes décharges électrostatiques

1.3 S

Les stratégies de protection, ainsi que les tests réalisés, peuvent être différentes selon que le circuit intégré est polarisé ou non. Les phénomènes de décharges, tels que le HBM, MM ou CDM ont été développés pour le transport de circuits dans les chaînes de production. C’est pourquoi ces modèles ne sont valables que lorsque les circuits ne sont pas alimentés. Ce manuscrit ne traitera donc que de la stratégie « Normally off ».

La contrainte principale du circuit de protection est la transparence que ce dernier doit avoir vis-à-vis du circuit fonctionnel. Ce circuit de protection doit pouvoir détecter une quelconque surtension provenant de la décharge et activer un chemin d’évacuation du courant destructeur pour toutes combinaisons de plots de connexion d’un circuit intégré, quelle que soit la polarité de l’événement.

Par contre, lors d’un fonctionnement normal du circuit intégré, les protections contre les décharges électrostatiques ne doivent pas altérer les caractéristiques du circuit. Pour cela, une protection performante doit présenter un faible courant de fuite et une capacité parasite limitée. Malgré ces précautions, il subsiste un risque de déclenchements intempestifs de thyristors parasite dans le substrat. Ce phénomène est appelé « Latch-Up ». En technologie intégrée, un circuit possède de nombreuses jonctions bipolaires. Par proximité, plusieurs jonctions peuvent former un thyristor parasite n-p-n-p. Un courant parasite injecté dans le substrat peut déclencher ce thyristor et créer ainsi un court circuit entre l’alimentation et la masse, ce qui cause soit la destruction du circuit intégré, soit une défaillance du système. Pour pallier ce problème dans les circuits de protection, il est nécessaire de bien maîtriser les tensions de déclenchement et de maintien des composants de protection. De plus, le circuit de protection doit également fonctionner à différentes températures. En effet, les propriétés du substrat dépendent énormément de la température, il est important de garantir, sur une plage de température donnée, la protection contre les décharges électrostatiques et de se prémunir des problèmes de latch-up.

Cependant, il existe plusieurs stratégies de protection différentes. Elles dépendent du type de phénomènes électrostatiques à traiter, des caractéristiques électriques du circuit fonctionnel (tension d’alimentation et courant de fuite tolérés) et de la surface disponible sur le substrat. Le phénomène CDM est le plus délicat à protéger car, si le circuit intégré est lui-même chargée, il est difficile de prévoir le chemin que va suivre la décharge. La protection de l’événement CDM est composée de

0 50 100

-10 0 10 20 30 40

Courant (A)

Temps (ns)

HBM V_HBM = 4kV MM V_MM = 200V CDM V_CDM = 500V HMM

plusieurs éléments localisés, qui suivent des règles de placement et dépendent donc fortement du circuit fonctionnel.

Une architecture classique de protection contre les autres phénomènes (HBM / MM / HMM) présente des circuits placés à l’extérieur du circuit fonctionnel (Fig. 1.10). Les différents composants constituant le circuit de protection peuvent être dans un premier temps assimilés à des interrupteurs parfaits. Les flèches présentes dans ces composants représentent le sens admissible du courant lors d’une décharge. En condition normale de fonctionnement, ces différents composants sont à l’état bloqué. Le circuit de protection situé entre l’alimentation VDD et la masse VSS, appelé également

« clamp », est un circuit bidirectionnel. Celui-ci comporte un circuit de déclenchement (appelé aussi

« Trigger circuit »). Ce circuit bidirectionnel est par ailleurs imposant par la surface occupée, cela explique qu’il est préférable d’utiliser des composants moins gourmands en terme de surface de silicium, même si ces derniers sont unidirectionnels.

Fig. 1.10 - Schéma d’une protection HBM / MM / HMM pour un circuit à alimentation unique

Quelle que soit la stratégie adoptée, cette dernière doit permettre de protéger n’importe quelle combinaison de plots de connexion d’un circuit intégré. La décharge peut se produire entre deux plots différents (entrée, sortie, alimentations VDD et VSS). La protection doit donc être capable de supporter des courants, positifs ou négatifs, traversant n’importe quelle combinaison de plots. Si, au cours d’une décharge, plusieurs broches d’un circuit sont en contact avec le corps chargé, plusieurs chemins de décharges sont empruntés en parallèle. Les avantages et inconvénients des différents composants existants et utilisés sur les plots E/S sont décrits dans la partie suivante.

Les stratégies de protection (On Chip Protection) se présentent sous trois catégories [MILL01] :

• Globale

Cette stratégie de protection, présentée sur la figure Fig. 1.11, consiste à placer des circuits de protection auprès de chaque plot d’E/S et d’un ou de plusieurs « clamp » afin de pouvoir garantir toutes les possibilités de combinaisons possibles. Afin d’éclaircir au maximum la figure Fig. 1.11, le circuit fonctionnel et ses connexions aux plots d’E/S sont implicites. Ainsi, une décharge électrostatique entre deux plots d’E/S quelconques est représentée sur cette figure. Le courant arrivant sur le plot d’E/S ne peut passer par le composant U1. L’élément U2 conduit le courant vers le rail d’alimentation VDD. Le courant passe au rail VSS à travers les « clamp » et remonte vers le plot à travers le composant U .

Circuit principal V_DD

V_SS Plot de

Signal

Circuit de protection ESD

Fig. 1.11 - Schéma d’une stratégie de protection globale

Cependant, il est nécessaire de placer des « clamps » à intervalles réguliers. Plus le « clamp » est éloigné du composant U3, plus la résistance du bus d’alimentation est importante et ainsi, plus le risque de claquage d’oxyde des composants est élevé. D’autant plus que cette résistance de rail a tendance à augmenter avec les technologies CMOS avancées.

• Distribuée

Pour pallier cette règle de placement de « clamp », il est possible de fragmenter le « clamp » pour chaque plot d’E/S. Il suffit alors de rajouter des rails de détection (« Boost ») et de déclenchement (« Trigger »). Un circuit est placé entre ces deux rails, ce qui permet de détecter une décharge et ainsi de déclencher tous les « clamp » en même temps. Cette stratégie permet de généraliser l’évacuation du courant par tous les plots d’E/S et ainsi éviter de favoriser un chemin spécifique (Fig. 1.12) [MILL08]. Les flèches indiquent alors la manière dont sont activés les différents « clamps ». Le chemin qu’emprunte la décharge est alors le même que pour la stratégie précédente.

Fig. 1.12 - Schéma d’une stratégie de protection distribuée

• Locale

Comme son nom l’indique, cette stratégie définit une protection bidirectionnelle pour un plot d’E/S donné (Fig. 1.13). Cependant, cette protection n’est utilisée que pour des cas particuliers. La taille du

« clamp » étant conséquente du fait de sa conduction en surface, cette stratégie devient vite très gourmande en place si elle devait être appliquée pour tous les plots d’E/S du circuit [BOUR10a]. Des

V_DD

V_SS

U₁ U₂

U₃ E/S

#1

E/S

#2

E/S

#3 ”Clamp”

central

V_DD

V_SS Trigger Boost

TC

études sont actuellement menées pour diminuer la taille des composants afin de réduire considérablement la surface du substrat utilisée [BOUR11] [GALY10].

Fig. 1.13 - Schéma d’une stratégie de protection locale

La stratégie à adopter est définie essentiellement par : - les spécifications ESD requises

- les caractéristiques intrinsèques du circuit fonctionnel (tension d’alimentation à respecter pour garder l’intégrité du circuit, courant de fuite à minimiser)

- la surface disponible sur le substrat

Au niveau électrique, le circuit de protection contre les phénomènes ESD ne doit, en aucun cas, perturber le comportement du circuit fonctionnel. Pour cela, les caractéristiques courant – tension de la protection doivent se situer dans une fenêtre de conception (Fig. 1.14). La tension minimale de cette fenêtre correspond à la tension d’alimentation du circuit et la tension maximale détermine la tension de claquage de l’élément le plus fragile du nœud technologique (claquage d’oxyde ou de jonction) ; le tout avec des marges de 10%. Ainsi, si la protection contre les décharges électrostatiques se déclenche en dehors de cette fenêtre de conception, elle risque de s’activer lors d’un fonctionnement normal du circuit ou alors après avoir dépassé la tension de claquage du plus petit élément du circuit.

Courant (A)

Tension (V)

I_{ESD max}

V_claquage V_{DD max}

Fenêtre de conception

Fig. 1.14 - Fenêtre de conception d’une structure de protection V_DD

V_SS

De plus, le problème de latch-up peut être aussi expliqué à partir de ce schéma. En effet, si les tensions de déclenchement et de maintien du circuit de protection sont trop proches de V_DDmax, une quelconque surtension déclencherait le circuit de protection. Ce dernier décharge alors le courant et peut ainsi détériorer le circuit fonctionnel ainsi que l’alimentation.

Pour un circuit intégré possédant plusieurs alimentations différentes, plusieurs fenêtres de conception sont à prendre en considération. En effet, chaque alimentation possède sa propre fenêtre de conception. Selon la valeur de la tension d’alimentation, cette fenêtre est plus ou moins large pour y concevoir le circuit de protection contre les décharges électrostatiques.

La caractéristique électrique courant – tension de la protection est importante car elle fournit également une information sur la résistance à l’état passant RON. Si cette dernière est trop élevée, la caractéristique électrique risque de sortir de la fenêtre de conception. Ce dernier point sera traité dans la partie suivante à l’aide des différents composants et de leurs caractéristiques électriques.

1.4 C

La mise en place de la stratégie de protection dépend des composants élémentaires la constituant. Afin d’éviter un coût supplémentaire pour réaliser cette protection, il faut éviter que cette dernière nécessite des masques supplémentaires pour la fabrication du circuit. De manière générale, le développement et la réalisation d’un circuit ne prenant pas en compte le développement du circuit de protection, les composants élémentaires de protection ne doivent pas nécessiter d’étapes supplémentaires lors de la fabrication du circuit final. Ces composants doivent présenter des caractéristiques électriques telles que le fonctionnement à des conditions de courant élevé, une faible résistance à l’état passant, et une dynamique rapide afin de pouvoir détecter le phénomène de décharges électrostatiques. Il existe plusieurs composants élémentaires susceptibles d’avoir le comportement souhaité : la diode, le transistor MOS, le transistor ggNMOS et le thyristor, dont les fonctionnements sont décrits dans les parties suivantes.

1.4.1 D

La diode est le composant de protection le plus simple et le plus utilisé pour dériver le courant de décharge vers les rails d’alimentation VDD et VSS du circuit. La jonction p-n étant la brique de base en électronique, cet élément est disponible dans toutes les technologies. Il existe deux types de diodes possibles : celles dont les dopages n⁺ et p⁺ sont séparés par une tranchée d’oxyde (diode STI, pour Shallow Trench Isolation) et celles dont les dopages sont séparés par une grille MOS (diode à grille).

Lorsqu’elle est polarisée en direct, au-delà de sa tension de seuil (de l’ordre de 0,6 V), la diode est à l’état passant et permet le passage de forts courants de décharge avec une bonne dissipation de puissance. Lorsque la diode est polarisée en inverse, cette dernière est à l’état bloqué jusqu'à la tension de claquage de la jonction p-n par avalanche.

Le caractère unidirectionnel du composant permet une simple implémentation dans le circuit (Fig.

1.15). Si l’amplitude du signal à envoyer au circuit est inférieure aux tensions de seuil des diodes, ces dernières sont à l’état bloqué et donc tout le signal est effectivement transmis au circuit. Mais lors d’un phénomène de décharge électrostatique, la forte tension reçue active une des diodes qui dérive ainsi le courant engendré. Cette dérivation évite au courant de passer dans le circuit fonctionnel et ainsi de risquer de le dégrader.

Fig. 1.15 - Implémentation des diodes dans un circuit de protection

Les caractéristiques courant – tension de la diode STI et de la diode à grille sont représentées dans la fenêtre de conception de la protection ESD (Fig. 1.16). Cependant, la diode ne présentant aucun risque de latch-up, il est surtout intéressant de représenter les caractéristiques avec la tension de claquage des oxydes. Il est alors évident que ces caractéristiques doivent être situées à l’intérieur de la fenêtre. Si non, le circuit de protection n’aura pas le comportement souhaité.

Courant (A)

Tension (V)

Diode STI Diode a grille

I_{ESD max}

V_claquage

Fig. 1.16 - Caractéristiques courant – tension des diodes

Les caractérisations électriques montrent une meilleure robustesse intrinsèque des diodes à grille que les diodes STI. Cela s’explique par une plus faible distance anode/cathode dans le cas de la diode a grille. Ainsi la résistance série est plus faible et permet alors une meilleure dissipation thermique. À partir d’une certaine valeur de tension, la diode entre en régime de saturation. La saturation est liée à la dégradation de la mobilité des porteurs et au phénomène d’auto-échauffement lorsque le semi- conducteur est en régime de forte injection.

Le déclenchement du circuit de protection est ajustable en tension par la mise en série de ces diodes afin de détecter des signaux supérieurs à la tension d’alimentation [BOUR09]. Cependant, il est difficile d’envisager la mise en série de nombreuses diodes : courant de fuite important, occupation de place importante sur le silicium, dérives liées à la température, effets parasites (transistors bipolaires,

Circuit principal V_DD

V_SS Plot de

Signal

Circuit de protection ESD

effet Darlington et thyristors) deviennent de plus en plus dominants avec les technologies avancées [MATH04].

1.4.2 T

MOS

Le transistor MOS est également un composant intéressant pour la protection contre les décharges électrostatiques. La tension de grille contrôlant l’ouverture du canal, ce transistor doit rester à l’état bloqué durant un fonctionnement normal du circuit qu’il protège et doit pouvoir dériver le courant de décharge à l’état passant. En général, le transistor MOS en tant qu’élément de protection ESD est utilisé entre les alimentations VDD et VSS pour le « clamp » et il protège uniquement contre un événement positif, il est alors nécessaire de rajouter une diode en inverse pour empêcher une fuite de courant entre les rails VDD et VSS (Fig. 1.17). Intrinsèquement, le transistor MOS possède déjà une diode en inverse lorsque le substrat (bulk) est relié à la source. Cependant, selon le courant de décharge, il est indispensable d’ajouter une diode en inverse supplémentaire.

Afin de détecter la décharge électrostatique, l’utilisation du transistor MOS nécessite un circuit de déclenchement connecté à sa grille. Ce circuit est composé d’un inverseur et d’un filtre RC dont la constante de temps est supérieure à la durée d’un phénomène ESD, mais doit rester inférieure aux périodes de transition du circuit en fonctionnement nominal. Concrètement, cette constante de temps doit être comprise entre 150 ns, durée d’un événement HBM, et 1 µs, temps de montée d’un signal classique. Le circuit de déclenchement contrôle donc la tension appliquée à la grille du transistor et commande l’ouverture et la fermeture du canal de conduction. Ce dernier étant très fin, la conduction dans le transistor MOS se fait en surface ; contrairement à la diode STI, où la tranchée d’oxyde implique une conduction en profondeur dans le semiconducteur. Cette conduction surfacique inclut une forte résistivité à l’état passant et une mauvaise dissipation de la chaleur, puisque celle-ci reste en surface et ne peut pas s’étendre dans le volume du semiconducteur. Cela implique que ces éléments sont très imposants et atteignent plusieurs millimètres de largeur [RAMA97].

Malgré cela, cette solution est utilisée puisqu’elle possède l’avantage d’être facilement contrôlable et ne comporte aucun risque de latch-up. Ajouté avec les diodes, le transistor MOS forme la stratégie de protection globale la plus utilisée dans les circuits intégrés CMOS digitaux.

Fig. 1.17 - Implémentation du transistor MOS au « clamp » V_SS

V_DD

V_SS V_DD

TC

1.4.3 GGNMOS (G

G

NMOS)

En technologie CMOS, tous les transistors MOS présentent un transistor bipolaire parasite. Un transistor nMOS possède un transistor bipolaire parasite de type npn composé du collecteur par le drain n⁺, de la base par le substrat p et de l’émetteur par la source n⁺ (Fig. 1.18a). Inversement, un transistor MOS de type p possède un transistor parasite pnp. Utilisé en tant qu’élément de protection, le transistor bipolaire npn possède un meilleur gain en courant et une tension de déclenchement plus faible que le transistor pnp. Cette différence provient des caractéristiques intrinsèques des dopages de type n et p. L’effet du transistor bipolaire npn dans le transistor nMOS est donc couramment utilisé comme élément de protection en configuration ggNMOS (grounded gate nMOS) : le drain est relié au plot E/S et la source, le caisson d’isolation et la grille sont connectés à la masse (Fig. 1.18b) [DUVV91] [DABR98].

(a) (b)

Fig. 1.18 – a) Représentation du transistor bipolaire parasite dans un transistor MOS et b) configuration du ggNMOS

Lors d’une décharge électrostatique sur le drain, la première jonction p-n (drain-substrat) étant polarisée en inverse, aucun courant ne circule dans la structure. Mais la tension augmente jusqu’à atteindre la tension critique de la jonction initialisant les phénomènes de claquage de la jonction par avalanche. Le courant de trou ainsi généré traverse le substrat jusqu'à la masse à travers la résistance du substrat. Ce courant va augmenter localement le potentiel du substrat près de la source et devient alors suffisamment important pour polariser en direct la jonction substrat / source (émetteur/base). Le transistor bipolaire parasite se déclenche et génère un courant d’électrons important à travers la jonction base/collecteur. La tension aux bornes du transistor diminue, ce phénomène de retournement dans sa caractéristique électrique est aussi appelé « snapback ». Dès lors, la résistance à l’état passant RON est faible. Cependant lorsque le nombre de porteurs générés devient plus important que le dopage initial, l’emballement thermique engendré détruit le transistor (Fig. 1.19). La taille du ggNMOS est beaucoup plus faible que celle du transistor MOS étudié dans le paragraphe précédent, la conduction du courant se fait en volume et non en surface. À taille de composant équivalente, le ggNMOS est beaucoup plus robuste, avec une meilleure dissipation de l’énergie thermique.

p⁺ n⁺

n⁺

p_well

STI

R_pwell

p⁺ n⁺

n⁺

p_well

STI

R_pwell

Masse Signal