Caractérisation de défauts latents dans les circuits intégrés soumis à des décharges électrostatiques

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intégrés soumis à des décharges électrostatiques

Nicolas Guitard

To cite this version:

Nicolas Guitard. Caractérisation de défauts latents dans les circuits intégrés soumis à des décharges électrostatiques. Micro et nanotechnologies/Microélectronique. Université Paul Sabatier - Toulouse III, 2006. Français. �tel-00139542�

Universit´e Paul Sabatier TOULOUSE III

N˚ d’ordre : ????? Ecole doctorale GEET´

Caract´ erisation de d´ efauts latents dans les circuits int´ egr´ es soumis ` a des

d´ echarges ´ electrostatiques

TH` ESE

pr´ esent´ ee et soutenue publiquement le pour l’obtention du

Doctorat de l’Universit´ e Paul Sabatier TOULOUSE III

(sp´ecialit´e ´electronique)

par

Nicolas GUITARD

Composition du jury

Pr´ esident : T. Parra

Rapporteurs : N. Labat P. Nouet Examinateurs : L. Lescouzeres

P. Perdu

Invit´ e : T. Smedes

Directrice de th` ese : M. Bafleur co-Directeur de th` ese : L. Escotte

Laboratoire d’Analyse et d’Architecture des Syst`emes du CNRS

Remerciements

Le travail pr´ esent´ e dans ce m´ emoire a ´ et´ e effectu´ e au sein du groupe ”Int´ egration de Syst` eme de Gestion de l’ ´ Energie” (ISGE) du laboratoire d’analyse et d’architecture des syst` emes (LAAS) du CNRS ` a Toulouse.

J’exprime mes profonds remerciements ` a ma directrice de th` ese, Marise BAFLEUR pour l’aide inestimable qu’elle m’a apport´ ee, pour sa patience et ses encouragements tout au long de ce travail commenc´ e il y a maintenant plus de quatre ans. Ses comp´ etences dans le domaine de la recherche ont ´ et´ e un atout ind´ eniable ` a la r´ eussite de ces travaux et m’a permis d’apprendre

´

enorm´ ement durant ces quatre ann´ ees de collaboration. Je souhaite ´ egalement remercier mon co-directeur de th` ese Laurent ESCOTTE du groupe (CISHT) pour son expertise scientifique et sa bonne humeur.

Je remercie Messieurs LAPRIE et GHALLAB, directeurs successifs du laboratoire d’Analyse et d’Architecture des Syst` emes du CNRS de Toulouse pour m’avoir permis de r´ ealiser cette th` ese en ces lieux. Je remercie aussi les responsables successifs de l’´ ecole doctorale GEET, Messieurs MARTINEZ et GRAFFEUIL, pour leur engagement dans notre formation doctorale.

Je remercie ´ egalement Monsieur CHARITAT qui m’a accueilli dans le groupe Composants et Int´ egration de Puissance (CIP) lors de mon arriv´ ee dans ce groupe lors de mon stage de DEA dont il ´ etait responsable.

Je souhaiterais aussi remercier les rapporteurs Madame LABAT et Monsieur NOUET qui ont accept´ e de se plonger dans ce sujet, ainsi que les autres membres du jury et invit´ es, Mes- sieurs PARRA, PERDU, LESCOUZERES, et SMEDES pour avoir parfaitement rempli leur rˆ ole d’analyse scientifique, et fait de cette soutenance un moment particuli` erement int´ eressant.

Il me reste ` a remercier les personnes avec qui j’ai travaill´ e durant ces ann´ ees, notamment Nicolas NOLHIER et toute sa famille. Ensuite viennent les personnes cˆ otoy´ ees en salle de ca- ract´ erisation, Nicolas MAURANT et Sandrine SOUBIELLE ainsi que Laurent BAARY avec qui ce fut un plaisir de travailler. Enfin d’une mani` ere g´ en´ erale, je remercie l’ensemble du service 2I qui m’a permis de travailler dans de si bonnes conditions et toujours dans la bonne humeur !

Enfin, je tiens ` a remercier tous ceux qui ont fait de ces quelques ann´ ees une si bonne ex- p´ erience, David TREMOUILLES avec qui ce fut un r´ eel plaisir de travailler et d’apprendre, mes ”colocataires” de bureau successifs, Ghislain (et Emilie) pour son calme reposant, Nicolas 4 (dit Padawan) pour son enthousiasme et son bel accent aveyronnais. Je n’oublie pas tous ceux qui ont contribu´ e, grˆ ace ` a leur bonne humeur quotidienne, ` a faire de mon s´ ejour au LAAS une tr` es belle exp´ erience : J´ erome (qui m’a fait d´ ecouvrir le rugby), Christophe (pour son aide dans les a´ eroports), Olive, Yuan, Eric, Magalie, Sabine, Jean-Louis, et plus g´ en´ eralement tout les membres du groupe ISGE.

Je souhaite ´ egalement remercier tous les amis qui m’ont support´ e, aid´ e, encourag´ e et avec

lesquels j’ai pass´ e de bon moments : Roro (tu vois t’y est dans les remerciements et en 1˚mˆ eme) et

Marl` ene, Padawan (encore lui...)et Aur´ elie , JB et Virginie. Un clin d’oeil particulier ` a Christian

qui j’esp` ere ne va pas battre tous les records . . .

de science bien sˆ ur ! Merci Steph d’avoir pris la rel` eve et de t’occuper de lui maintenant que je ne suis plus l` a.

Pour finir je tiens ` a exprimer mes plus grands remerciements ` a mes parents sans qui je ne

serais pas l` a et plus g´ en´ eralement mon entourage familial pour leur soutien et leur aide durant

cette th` ese. Merci Anne et Paul d’avoir relu ce manuscrit et de m’avoir support´ e, je n’aurais pas

pu mener ` a bien ce projet sans vous.

Une personne qui n’a jamais commis d’erreurs n’a jamais tent´e d’innover.

Albert Einstein

Table des mati` eres

Liste des tableaux 9

Table des figures 11

Introduction g´en´erale 1

Chapitre 1

D´echarges ´Electrostatiques et d´efaillances induites

1.1 Les D´ echarges ´ Electrostatiques . . . . 4

1.1.1 Les D´ echarges ´ Electrostatiques, un probl` eme pour la micro´ electronique . 4 1.1.2 Mod` eles de d´ echarges . . . . 6

1.1.3 Outils de caract´ erisation . . . . 10

1.2 Nature des d´ efaillances li´ ees ` a une ESD . . . . 13

1.2.1 D´ egradations des oxydes . . . . 14

1.2.2 D´ egradation des jonctions . . . . 19

1.2.3 D´ egradation des lignes m´ etalliques . . . . 20

1.2.4 Conclusion . . . . 21

1.3 Techniques ´ electriques de d´ etection des d´ egradations . . . . 21

1.3.1 Outils de caract´ erisation des oxydes . . . . 23

1.3.2 Caract´ eristiques ´ electriques des transistors . . . . 24

1.3.3 Courant de fuite (I

) et de consommation (I

) . . . . 24

1.3.4 Param` etres S . . . . 24

1.3.5 Bruit basse fr´ equence (BF) . . . . 25

1.3.6 Avantages et inconv´ enients des diff´ erentes techniques . . . . 30

1.4 Techniques de localisation de d´ efaillance . . . . 31

1.4.1 La microscopie ` a ´ emission de lumi` ere : EMMI . . . . 31

1.4.2 Les techniques de stimulation LASER . . . . 32

1.4.3 L’´ emission de lumi` ere dynamique : Imagerie PicoSeconde (PICA) . . . . . 34

1.5 Conclusion . . . . 35

Chapitre 2

Etude de l’impact de d´´ efauts latents induits par ESD sur les circuits int´egr´es

2.1 Fiabilit´ e des syst` emes micro´ electroniques . . . . 38

2.1.1 Quelques d´ efinitions . . . . 38

2.1.2 Syst` emes ` a haute fiabilit´ e . . . . 39

2.2 Fiabilit´ e face aux d´ echarges ´ electrostatiques . . . . 42

2.2.1 Les d´ efauts latents . . . . 43

2.2.2 Probl´ ematique des d´ efauts latents pour les applications ` a haute fiabilit´ e . 43 2.2.3 Tendance technologique pour l’avenir . . . . 43

2.2.4 Les ph´ enom` enes ESD face aux futures technologies . . . . 44

2.3 Etude de d´ ´ efauts latents grˆ ace ` a un v´ ehicule de test . . . . 46

2.3.1 Motivations et plan d’exp´ erience . . . . 46

2.3.2 Description du circuit de test . . . . 47

2.3.3 Cr´ eation des d´ efauts latents . . . . 48

2.3.4 Caract´ erisation ´ electrique . . . . 48

2.3.5 Analyse de d´ efaillance . . . . 51

2.3.6 Validation de l’impact des d´ efauts sur le fonctionnement du circuit par simulation ´ electrique . . . . 57

2.3.7 M´ ecanisme de d´ efaillance lors des stress SCDM. Validation grˆ ace ` a une simulation physique 2D . . . . 58

2.3.8 Conclusion de l’analyse de d´ efaillance . . . . 62

2.3.9 D´ efauts induits indirectement . . . . 63

2.4 Conclusion . . . . 65

Chapitre 3 Mise en place d’une technique avanc´ee pour la caract´erisation des d´efauts la- tents

3.1 Potentialit´ es de la mesure du bruit basse fr´ equence pour la d´ etection de d´ efauts latents . . . . 68

3.1.1 Strat´ egies de protection des circuits int´ egr´ es face aux ESD . . . . 68

3.1.2 Fonctionnement d’une protection ESD bas´ ee sur un Transistor Bipolaire Autopolaris´ e . . . . 69

3.1.3 Etude d’un GCNMOS . . . . ´ 71

3.1.4 Confirmation avec des protections ESD de type NPN . . . . 82

3.2 Etude de transistors MOS . . . . ´ 87

3.2.1 D´ efauts de type filamentaire dans un NMOS . . . . 87

3.2.2 D´ efauts dans un oxyde d’un transistor PMOS . . . . 90

3.2.3 Conclusion . . . . 95

3.3 Validation de la technique sur des circuits . . . . 95

3.3.1 Circuits inverseurs . . . . 96

3.3.2 Convertisseur DC/DC . . . . 99 3.4 Conclusion . . . 105

Conclusion g´en´erale 107

Bibliographie 111

Liste des publications 119

Liste des tableaux

1.1 Tension ´ electrostatique g´ en´ er´ ee par une activit´ e humaine . . . . 4

1.2 Classes ESD pour le mod` ele HBM . . . . 7

1.3 Classes ESD pour le mod` ele MM . . . . 7

1.4 Classes ESD pour le mod` ele CDM . . . . 8

2.1 Param` etres technologiques et leurs impacts sur la tenue en ESD et latch-up des circuits avec la r´ eduction des dimensions . . . . 44

2.2 Diff´ erents types de stress appliqu´ es . . . . 48

2.3 Param` etres ´ electriques des circuits inverseurs apr` es les stress . . . . 49

2.4 Evolution des courants de fuite des circuits digitaux apr` ´ es 200 heures de vieillis- sement ` a

=4V . . . . 50

2.5 Param` etres ´ electriques des circuits digitaux apr` es 2 ann´ ees de stockage . . . . 51

2.6 R´ esultats des mesures ´ electriques avanc´ ees . . . . 53

2.7 Evolution des courants de fuite des circuits NAND ´ . . . . 64

3.1 Param` etres du mod` ele de spectre de bruit . . . . 78

3.2 Param` etres du mod` ele de spectre de bruit avant et apr` es vieillissement . . . . 81

3.3 Historique des stress appliqu´ es . . . . 91

3.4 Param` etres du mod` ele de bruit pour le circuit 3 . . . . 99

3.5 Proc´ edure de stress CDM des convertisseurs DC/DC et caract´ eristiques apr` es

stress CDM et burn-in de 24h ` a 125˚C : courant au repos Iddq, statuts apr` es

test de fonctionnalit´ e. OK indique que le composant reste dans la sp´ ecification, F

(Fail) indique qu’un (ou des) param` etre(s) est (sont) hors sp´ ecifications mais que

le circuit est encore fonctionnel, A (Alarm) indique que le composant est d´ efaillant 100

3.6 Param` etres du mod` ele de spectre de bruit pour convertisseur DC/DC n

1 au

cours de la p´ eriode de stockage . . . 104

Table des figures

1.1 D´ efauts cr´ e´ es par un ESD . . . . 5

1.2 Mod` ele du corps humain (HBM) (a) et sch´ ema ´ electrique d’un testeur HBM (b). 6 1.3 Mod` ele des machines (MM) (a) et sch´ ema ´ electrique d’un testeur MM (b). . . . . 7

1.4 Sch´ ema d’un Testeur FCDM (Field Charge Device Model . . . . 9

1.5 Formes d’onde des diff´ erents mod` eles ESD . . . . 10

1.6 Caract´ eristique quasi statique d’une structure de protection ESD avec ses marges de conception . . . . 11

1.7 Sch´ ema ´ electrique du montage TLP . . . . 12

1.8 Sch´ ema ´ electrique du montage vfTLP . . . . 13

1.9 Diagramme de bandes d’une structure MOS de type P dans le cas d’un courant tunnel direct (a) ou d’un courant tunnel Fowler-Nordheim (b) . . . . 15

1.10 Modes de transport du courant au travers d’un oxyde . . . . 15

1.11 Injection de trous par l’anode . . . . 16

1.12 Cr´ eation d’un centre E’ (pi´ egeage d’un trou) . . . . 17

1.13 Illustration du mod` ele du breakdown par percolation bas´ e sur la g´ en´ eration de pi` eges et la conduction assist´ ee par les pi` eges . . . . 18

1.14 Evolution future des courants de fuite dans les circuits micro´ electroniques . . . . 22

1.15 Fluctuations de courant I(t) autour de sa valeur moyenne . . . . 25

1.16 Diff´ erentes sources de bruit pouvant exister dans un composant . . . . 30

1.17 Principe de fonctionnement des techniques SPL . . . . 34

2.1 Courbe en baignoire . . . . 39

2.2 Evolution du taux de d´ ´ efaillance avant et apr` es tri . . . . 40

2.3 Evolution du FIT au cours des 35 derni` ´ eres ann´ ees . . . . 41

2.4 Tendance de la sensibilit´ e aux ESD des composants . . . . 45

2.5 V´ ehicule de test mont´ e dans un boˆıtier PGA 68 . . . . 46

2.6 Layout du circuit inverseur . . . . 47

2.7 Table de v´ erit´ e d’une porte logique NAND et sch´ ema du circuit inverseur . . . . 48

2.8 Sch´ ema ´ electrique du onzi` eme ´ etage inverseur . . . . 49

2.9 Evolutions des courants I

et I

en fonction de (V

-V

) . . . . 52

2.10 Image EMMI de la pi` ece 6 ` a V

= 5,8V . . . . 54

2.11 Image OBIRCH de la pi` ece 6 ` a V

= 4V . . . . 54

2.12 Pi` ece r´ ef´ erence . . . . 55

2.13 Pi` ece n

6 . . . . 55

2.14 Graphique d’´ emission temporelle de la pi` ece de r´ ef´ erence . . . . 55

2.15 Graphique d’´ emission temporelle de la pi` ece 6 . . . . 56

2.16 Courant au travers d’un NMOS d’un ´ etage inverseur . . . . 56

2.17 Signal de sortie du circuit . . . . 57

2.18 Signal de sortie du circuit 6 . . . . 57

2.19 Sch´ ema ´ electrique et coupe de la structure simul´ ee . . . . 58

2.20 Courant de stress simul´ e au niveau de la broche de stress . . . . 59

2.21 Temp´ erature de la structure au cours d’un

. . . . 60

2.22 Temp´ erature de la structure au cours d’un

. . . . 60

2.23 R´ esultats de simulation montrant le champ ´ electrique dans la structure au niveau du pic en courant du stress SCDM . . . . 61

2.24 R´ esultats de simulation montrant la densit´ e de courant dans la structure au niveau du pic en courant du stress SCDM . . . . 62

2.25 Surtension simul´ ee au niveau des grilles du PMOS et du NMOS de l’´ etage stress´ e 63 2.26 circuit NOR . . . . 64

2.27 circuit NAND . . . . 64

2.28 Image EMMI du circuit NAND n

3 . . . . 65

3.1 Strat´ egie de protection des circuits face aux d´ echarges ´ electrostatiques . . . . 69

3.2 Coupe technologique d’un transistor GCNMOS utilis´ e comme protection ESD . . 70

3.3 Sch´ ema de fonctionnement d’un transistor GCNMOS . . . . 70

3.4 Photographie et sch´ ema ´ electrique d’un GCNMOS . . . . 71

3.5 Evolution du courant inverse dans le GCNMOS ´ . . . . 72

3.6 Banc de mesure du bruit basse fr´ equence . . . . 72

3.7 Mesures de la densit´ e spectrale de bruit basse fr´ equence d’une structure de r´ ef´ e- rence et du banc de mesure de 1Hz ` a 1kHz . . . . 73

3.8 Comparaison du mod` ele avec la mesure . . . . 74

3.9 Caract´ eristique quasi-statique du GCNMOS . . . . 75

3.10 Comparaison de l’´ evolution des caract´ eristiques ´ electriques au cours des stress . . 76

3.11 Comparaison de l’´ evolution des caract´ eristiques ´ electriques au cours des stress . . 77

3.12 Comparaison de l’´ evolution des caract´ eristiques ´ electriques avant et apr` es les stress 79 3.13 Spectre de bruit pour diff´ erentes polarisations et ´ evolution du plateau ` a 10kHz . . 79

3.14 Courant de fuite avant et apr` es le vieillissement de 2000 heures ` a 125 ˚

. . . . . 80

3.15 Densit´ e spectrale de bruit avant et apr` es le vieillissement de 2000 heures ` a 125 ˚

81 3.16 Coupe sch´ ematique d’une structure de protection de type NPN . . . . 82

3.17 Evolution du courant de fuite apr` ´ es les stress . . . . 83

3.18 Mesure du bruit basse fr´ equence apr` es les stress TLP et HBM . . . . 83

3.19 Sch´ ema et image OBIC de r´ ef´ erence . . . . 84

3.20 Image OBIC des NPN stress´ es . . . . 84

3.21 R´ esultats de simulation electrothermique deux dimensions au cours d’un stress HBM . . . . 85

3.22 Evolution du maximum de temp´ ´ erature au cours d’un stress TLP et HBM dans la structure TBA NPN . . . . 86

3.23 Sch´ ema ´ electrique du mode de stress . . . . 88

3.24 Evolution des caract´ ´ eristiques statiques avant et apr` es stress . . . . 88

3.25 Sch´ ema du banc de mesure du bruit basse fr´ equence . . . . 89

3.26 Mesure du spectre de bruit basse fr´ equence pour diff´ erentes polarisations . . . . . 89

3.27 Sch´ ema ´ electrique du mode de stress . . . . 91

3.28 Caract´ eristiques ´ electriques statiques des transistors PMOS apr` es les stress VF-TLP 92 3.29 Spectre de bruit basse fr´ equence pour diff´ erents r´ egimes de fonctionnement . . . . 93

3.30 Evolution du niveau de bruit BF ` ´ a 1kHz pour diff´ erents courants de polarisation en r´ egime Ohmique . . . . 94

3.31 Support de test adapt´ e 50 Ohms pour boˆıtier PGA . . . . 96

3.32 Bruit basse fr´ equence de la pi` ece de r´ ef´ erence . . . . 97

3.33 Mesures du bruit BF de la pi` ece n

6 . . . . 98

3.34 Mesures du Bruit BF du circuit n

3 (le courant passe au travers de l’oxyde) . . . 98

3.35 Sch´ ema synth´ etique du convertisseur DC/DC . . . . 99

3.36 Mesures du bruit BF des convertisseurs DC/DC apr` es les stress CDM . . . 101

3.37 Spectre de bruit BF pour plusieurs courants de polarisation . . . 102

3.38 Niveau de bruit BF ` a 1kHz en fonction du courant au carr´ e pour le circuit n

1 103 3.39 Mesure du bruit BF juste apr` es stress CDM et apr` es 1 puis 3 mois de stockage. . 104

3.40 Mesure du bruit BF divis´ e par le courant de polarisation au carr´ e. . . . 105

3.41 Evolution de la densit´ ´ e de pi` eges au cours du stockage. . . . 105

Introduction g´ en´ erale

Les puces micro´ electroniques sont, de nos jours, pr´ esentes partout autour de nous (t´ el´ ephone mobile, ordinateur, lecteur mp3 . . .). On les retrouve ´ egalement dans des domaines touchant directement ` a notre s´ ecurit´ e (automobile, aviation, m´ edecine . . .). L’av` enement des technologies sans fil et des applications dites ”plus ´ electriques” en automobile et dans l’aviation renforce leur pr´ esence et leur criticit´ e. Il est donc primordial, dans ces applications, de garantir la fiabilit´ e des composants micro´ electroniques utilis´ es. Le domaine spatial, du fait des ´ enormes coˆ uts qu’il engendre, n´ ecessite ´ egalement une grande fiabilit´ e des composants embarqu´ es. Les d´ echarges

´

electrostatiques ou ”electrostatic discharges” (ESD) en anglais sont des ph´ enom` enes naturels, elles sont donc incontournables, et provoque la d´ efaillance des circuits int´ egr´ es.

Diff´ erents moyens sont mis en œuvre pour prot´ eger les circuits int´ egr´ es des d´ echarges ´ electro- statiques.

D’une part, ils consistent ` a prendre des pr´ ecautions dans l’environnement industriel pour limiter le risque d’ESD ainsi que la g´ en´ eration de charges :

– port de bracelet et de chaussures antistatiques

– connexion ` a la masse des plans de travail destin´ es ` a recevoir des composants – ionisation de l’air

– contrˆ ole du degr´ e d’humidit´ e – . . .

D’autre part, des structures de protection contre les ESD, connect´ ees aux plots d’entr´ ee et de sortie, sont int´ egr´ ees sur la mˆ eme puce que le circuit. Malgr´ e toutes ces pr´ ecautions mises en œuvre, ces agressions ´ electriques, sont ` a l’origine de plus de 20% des d´ efaillances des circuits int´ egr´ es. A cela plusieurs raisons :

– la r´ eduction des dimensions et la complexit´ e croissante des technologies rendent de plus en plus difficile la protection des circuits micro´ electroniques

– l’efficacit´ e limit´ ee des protections mises en place pour des d´ echarges ´ electrostatiques de fortes intensit´ es

Afin de r´ epondre ` a ces nouvelles exigences de fiabilit´ e, l’am´ elioration des performances des

circuits micro´ electroniques face aux ESD, mais aussi le contrˆ ole de l’environnement de l’appli-

cation finale sont des points essentiels. Pour garantir la fiabilit´ e ` a long terme du composant ` a

int´ egrer dans l’application, il est important de s’assurer que ce dernier n’a pas ´ et´ e affaibli par

des ´ ev` enements ant´ erieurs ` a son utilisation. Pour les applications de haute fiabilit´ e ou mettant

en jeu la s´ ecurit´ e de personnes, la probl´ ematique des d´ efauts latents, d´ efauts n’entraˆınant pas

le dysfonctionnement du circuit mais diminuant sa dur´ ee de vie, est devenu incontournable. Le tri des composants avant leur int´ egration dans l’application finale est devenu capital ainsi que la d´ etection des d´ efauts latents. Or, la diminution des dimensions lithographiques a ´ egalement pour cons´ equence une augmentation des courants de repos des circuits micro´ electroniques. Cette augmentation rend difficile voire impossible la d´ etection de d´ efauts latents susceptibles de ”d´ e- fiabiliser” des syst` emes micro´ electroniques, par la mesure classique du courant de fuite.

Nous avons, dans cette th` ese, ´ etudi´ e les potentialit´ es d’une nouvelle m´ ethodologie pour la d´ e- tection de d´ efauts de type ESD, afin d’am´ eliorer le tri des composants pour les applications de tr` es haute fiabilit´ e.

Le premier chapitre donnera un aper¸ cu du ph´ enom` ene des d´ echarges ´ electrostatiques et les diff´ erents mod` eles et outils utilis´ es pour qualifier la robustesse des circuits face aux ESD. Nous pr´ esenterons ensuite une liste non exhaustive des diff´ erents types de d´ efaillances induites par les ESD et les principes physiques ` a l’origine de ces derni` eres. Nous d´ ecrirons dans la suite de ce chapitre les outils utilis´ es pour la

des d´ egradations dans les circuits micro´ electro- niques ainsi que les techniques utilis´ ees pour la

des d´ efaillances.

Le deuxi` eme chapitre sera consacr´ e au probl` eme de fiabilit´ e dans le domaine de la micro-

´

electronique. Nous commencerons par d´ efinir les termes li´ es ` a la fiabilit´ e des circuits int´ egr´ es et pr´ esenter quelques points historiques. La probl´ ematique des d´ efauts latents ainsi que les ten- dances technologiques seront ´ evoqu´ ees. Nous nous attacherons ´ egalement ` a pointer les difficult´ es qu’elles engendreront pour la protection des circuits face aux ESD. Dans la derni` ere partie de ce chapitre, nous pr´ esenterons l’´ etude effectu´ ee grˆ ace ` a un v´ ehicule de test sp´ ecialement dessin´ e pour analyser l’impact de d´ efauts latents induits par stress ESD de type CDM sur la fiabilit´ e des circuits.

Enfin, le dernier chapitre pr´ esentera les r´ esultats obtenus par l’utilisation de la technique de

mesure du bruit basse fr´ equence comme outil de d´ etection en la comparant avec la technique

classique de mesure du courant de fuite sur diff´ erents composants. Nous validerons, dans une

premi` ere partie, la possibilit´ e d’utilisation de cette technique sur une protection ESD de type

GCNMOS (Gate Coupled NMOS). Nous discuterons par la suite des limites et des avantages de

cette technique grˆ ace ` a l’application de cette derni` ere pour la d´ etection de d´ efauts d’oxyde ou

de jonction dans des transitors MOS. Nous validerons enfin l’emploi de cette technique sur des

circuits complets, dans un premi` er temps sur un circuit logique puis sur un circuit commercial,

un convertisseur DC/DC.

Chapitre 1

D´ echarges ´ Electrostatiques et d´ efaillances induites

Sommaire

1.1 Les D´echarges ´Electrostatiques . . . 4

1.1.1 Les D´echarges ´Electrostatiques, un probl`eme pour la micro´electronique 4 1.1.2 Mod`eles de d´echarges . . . 6

1.1.3 Outils de caract´erisation . . . 10

1.2 Nature des d´efaillances li´ees `a une ESD . . . 13

1.2.1 D´egradations des oxydes . . . 14

1.2.2 D´egradation des jonctions . . . 19

1.2.3 D´egradation des lignes m´etalliques . . . 20

1.2.4 Conclusion . . . 21

1.3 Techniques ´electriques de d´etection des d´egradations . . . 21

1.3.1 Outils de caract´erisation des oxydes . . . 23

1.3.2 Caract´eristiques ´electriques des transistors . . . 24

1.3.3 Courant de fuite (IDDq) et de consommation (IDDt) . . . 24

1.3.4 Param`etres S . . . 24

1.3.5 Bruit basse fr´equence (BF) . . . 25

1.3.6 Avantages et inconv´enients des diff´erentes techniques . . . 30

1.4 Techniques de localisation de d´efaillance . . . 31

1.4.1 La microscopie `a ´emission de lumi`ere : EMMI . . . 31

1.4.2 Les techniques de stimulation LASER . . . 32

1.4.3 L’´emission de lumi`ere dynamique : Imagerie PicoSeconde (PICA) . . . . 34

1.5 Conclusion . . . 35

1.1 Les D´ echarges ´ Electrostatiques

D` es l’antiquit´ e, le ph´ enom` ene d’´ electrification a ´ et´ e observ´ e par les Grecs (Thal` es de Milet au 5

si` ecle avant J.C), qui ont remarqu´ e que certains corps s’attirent ou se repoussent. Il faudra attendre le XVIII

si` ecle avec Charles Augustin de Coulomb pour sortir du simple domaine de la curiosit´ e et commencer ` a th´ eoriser le ph´ enom` ene. Les notions de d´ echarge et d’arc ´ electrique font leur apparition. A la mˆ eme ´ epoque, Benjamin Franklin cr´ ee la premi` ere protection contre les d´ echarges ´ electrostatiques : le paratonnerre.

Les d´ echarges ´ electrostatiques (ESD) sont des ph´ enom` enes naturels de r´ e´ equilibrage de charges.

Elles correspondent ` a un transfert tr` es rapide de charges ´ electriques entre deux objets. L’ESD apparaˆıt lorsque le champ ´ electrique maximum dˆ u ` a la charge accumul´ ee sur un corps isolant d´ epasse la valeur du champ disruptif dans le milieu consid´ er´ e (Champ disruptif dans l’air dans des conditions normales (20˚C, 11

d’humidit´ e,. . . ) : Ed = 3 MV/m). Selon la nature des objets, l’´ echange de charges peut s’av´ erer tr` es rapide (plusieurs nanosecondes), g´ en´ erant ainsi des courants de plusieurs amp` eres. Les ESD sont un ph´ enom` ene courant. Une personne est ´ elec- triquement charg´ ee et d´ echarg´ ee plusieurs fois par jour. Le processus de d´ echarge peut ˆ etre un

´

ev` enement insignifiant, comme la sensation piquante que l’on ressent parfois quand on touche la poign´ ee d’une porte en m´ etal ou qu’on embrasse quelqu’un. Ce peut ˆ etre aussi un ´ ev` enement catastrophique, par exemple lorsqu’un bˆ atiment est touch´ e par la foudre ou qu’une ´ etincelle se produit ` a proximit´ e d’une r´ eserve de produit inflammable.

Nous n’entrerons pas dans les d´ etails des m´ ecanismes de g´ en´ eration du d´ es´ equilibre de charges initiateur des d´ echarges ´ electrostatiques. Ce dernier a plusieurs origines, les plus significatives dans l’environnement de la micro´ electronique sont la tribo´ electrification, l’induction et la conduc- tion. Le ph´ enom` ene de tribo´ electricit´ e, c’est-` a-dire la s´ eparation de charges due au frottement entre deux mat´ eriaux dont au moins un est isolant, peut engendrer des tensions ´ electrostatiques extrˆ emement importantes. Le tableau 1.1 pr´ esente la tension ´ electrostatique r´ esultant de diff´ e- rentes activit´ es humaines. La large fenˆ etre de tension ´ electrostatique g´ en´ er´ ee pour une mˆ eme activit´ e est due au fait que la tribo´ electrification est un ph´ enom` ene tr` es sensible ` a l’humidit´ e relative de l’air ambiant. Un air humide att´ enuera les m´ efaits des d´ echarges ´ electrostatiques, tandis qu’un air sec entraˆınera des tensions vingt ` a trente fois plus importantes [1].

Activit´ es pouvant g´ en´ erer des charges Tension ´ electrostatique

Marcher sur une moquette 1 500 - 35 000 volts

Marcher sur un revˆ etement vinyle non trait´ e 250 - 12 000 volts

Op´ erateur ` a son ´ etabli 700 - 6 000 volts

D´ erouler un ruban adh´ esif standard 9 000 - 15 000 volts Tab. 1.1 – Tension ´ electrostatique g´ en´ er´ ee par une activit´ e humaine

1.1.1 Les D´ echarges ´ Electrostatiques, un probl` eme pour la micro´ electronique

Les d´ efaillances li´ ees aux ESD ont fait leur apparition en ´ electronique au d´ ebut des ann´ ees

70. Leur impact n´ egatif sur la fiabilit´ e des composants micro´ electroniques est un probl` eme ma-

jeur. En effet, ` a l’´ echelle du transistor, la brique ´ el´ ementaire des circuits micro´ electroniques, une

1.1. Les D´ echarges ´ Electrostatiques

ESD peut avoir des cons´ equences ´ equivalentes ` a celle de la foudre frappant un arbre. Mˆ eme une tension de charge ESD tr` es faible, qu’un humain ne ressentirait pas (inf´ erieure ` a 3 kV), peut endommager ou mˆ eme d´ etruire un transistor. Les ESD sont donc un ph´ enom` ene critique pour la micro´ electronique qui a pour cons´ equence d’endommager ou de d´ etruire les composants ´ elec- troniques sensibles, effacer ou changer les donn´ ees magn´ etiques. On estime, que chaque ann´ ee, 40 milliards de dollars sont perdus ` a cause de dommages provoqu´ es par les d´ echarges ´ electrosta- tiques, dans la seule industrie ´ electronique [2]. L’´ energie d’une d´ echarge ´ electrostatique peut se coupler avec un circuit ´ electronique par conduction directe, couplage inductif, couplage capacitif, couplage par rayonnement. Les effets peuvent aller de la cr´ eation de d´ efauts latents ` a la destruc- tion du dispositif. Les images de la figure 1.1 [3, 4] pr´ esentent les exemples de d´ efaillances que peut engendrer une d´ echarge ´ electrostatique sur un composant micro´ electronique. On comprend bien que, suite ` a ce type de d´ efaillance, le circuit risque de ne plus ˆ etre fonctionnel.

Fig. 1.1 – D´ efauts cr´ e´ es par un ESD

Il est donc imp´ eratif de limiter l’impact de ce ph´ enom` ene, d’une part en contrˆ olant la g´ en´ era-

tion de charges ´ electriques dans les lieux strat´ egiques que sont les zones de fabrication et de test

des dispositifs, par l’utilisation de bracelets, de vˆ etements et de mat´ eriaux antistatiques . . . et

d’autre part, en int´ egrant des composants de protection au cœur mˆ eme du syst` eme qui vont

d´ etecter et d´ etourner les d´ echarges prot´ egeant ainsi les parties actives [5]. Ainsi, les enjeux du

d´ eveloppement de solutions de protection tiennent dans l’optimisation de composants perfor-

mants, en terme de robustesse par unit´ e de surface de silicium occup´ ee, et la mise au point de

nouveaux outils et m´ ethodes permettant de traiter ce probl` eme d` es le d´ ebut de la conception d’un

circuit. Afin de d´ efinir une mesure de la robustesse ESD, c’est-` a-dire un niveau de d´ efaillance

ESD, diff´ erents types de testeurs ont ´ et´ e d´ evelopp´ es. Ces testeurs sont suppos´ es reproduire les

diff´ erentes formes d’ondes en courant g´ en´ er´ ees lors des ´ ev´ enements ESD. Ces tests ob´ eissent ` a

des normes garantissant ainsi la compatibilit´ e des r´ esultats de mesure entre les diff´ erents types

de testeurs (norme IEC). Les principaux testeurs et outils de caract´ erisation sont d´ ecrits dans

la partie suivante.

1.1.2 Mod` eles de d´ echarges

Beaucoup de param` etres peuvent influer sur la forme du courant et la dur´ ee totale d’une d´ echarge ´ electrostatique. Plusieurs mod` eles de d´ echarges ont donc ´ et´ e d´ evelopp´ es en fonction des diff´ erentes situations rencontr´ ees en micro´ electronique. Le plus courant est le mod` ele du corps humain, en anglais Human Body Model (HBM) qui, charg´ e ´ electriquement, se d´ echarge au tra- vers d’un composant. De la mˆ eme mani` ere, le mod` ele de la machine (MM) d´ ecrit la d´ echarge engendr´ ee par un ´ equipement. Le mod` ele du composant charg´ e, en anglais Charged Device Mo- del (CDM), consid` ere le cas o` u le composant lui-mˆ eme est charg´ e et se d´ echarge en entrant en contact avec un conducteur. Le mod` ele du ”gun” (IEC-1000-4-2) est utilis´ e dans le cas d’ESD appliqu´ ees au niveau d’un syst` eme. Les testeurs utilis´ es dans l’industrie reproduisent les mod` eles de d´ echarges pr´ ec´ edents en respectant certaines normes. La caract´ erisation de la robustesse d’un circuit vis-` a-vis des ESD consiste ` a soumettre le composant ` a une s´ erie de d´ echarges d’intensit´ e croissante, jusqu’` a sa destruction. Ces tests destructifs, outre le fait qu’ils ne permettent d’´ eva- luer que le niveau de robustesse ESD d’un composant, n’apportent aucune information pour la compr´ ehension du comportement de la structure de protection. C’est pourquoi, parall` element

`

a ces tests industriels, ont ´ et´ e d´ evelopp´ ees des techniques de caract´ erisation ESD qui ne sont pas obligatoirement destructives. Ces derni` eres ont le double avantage d’´ evaluer la robustesse ESD du dispositif mais ´ egalement d’extraire certains param` etres ´ electriques caract´ eristiques d’une structure de protection ESD. La connaissance de ces param` etres aboutit ` a une meilleure compr´ ehension du comportement du dispositif ce qui permet par la suite son optimisation. Les principales techniques de caract´ erisation ESD d´ ecrites dans les paragraphes ci-apr` es sont le TLP (Transmission Line Pulsing) et le VFTLP (Very Fast Transmission Line Pulsing).

Mod` ele HBM : Human Body Model

Consid´ er´ e comme le principal mod` ele de d´ echarges ´ electrostatiques, il est ´ egalement le plus ancien [6, 7]. Il d´ ecrit la d´ echarge d’un ˆ etre humain debout, par l’extr´ emit´ e d’un de ses doigts.

En premi` ere approximation, on peut le repr´ esenter par un simple r´ eseau RC, compos´ e d’une capacit´ e de 100 pF et d’une r´ esistance de 1500 Ω (Fig. 1.2(a)).

CT

C

CS

L_S RS

(a) (b)

1500 Ω

100 pF

Fig. 1.2 – Mod` ele du corps humain (HBM) (a) et sch´ ema ´ electrique d’un testeur HBM (b).

Avant la d´ echarge, la capacit´ e est typiquement charg´ ee ` a des tensions de l’ordre de quelques kV. Cette tension de pr´ echarge est utilis´ ee pour caract´ eriser l’intensit´ e de la d´ echarge HBM.

L’imp´ edance offerte par un circuit int´ egr´ e au courant de d´ echarge ESD pouvant en g´ en´ eral

1.1. Les D´ echarges ´ Electrostatiques

ˆ

etre consid´ er´ ee comme tr` es faible, la d´ echarge HBM est assimil´ ee ` a une impulsion de courant ind´ ependante du composant test´ e. La dur´ ee totale de l’impulsion est d’environ 300 ns avec un temps de mont´ ee qui peut varier entre 2 et 10 ns. Le pic d’intensit´ e a une valeur comprise entre 1 et 10 A. Pour les circuits, une robustesse minimum de 2 kV est g´ en´ eralement requise pour permettre leur manipulation dans des conditions classiques de stockage et d’assemblage.

Diff´ erentes classes ont ´ et´ e d´ efinies, elles sont rappel´ ees dans le tableau 1.2 : Classe ESD Tension de pr´ echarge

0 ` a 199 Volts

200 ` a 1 999 Volts

2 000 ` a 3 999 Volts

4 000 ` a 15 999 Volts Tab. 1.2 – Classes ESD pour le mod` ele HBM

Mod` ele MM : Machine Model

Le mod` ele de d´ echarge Machine Model (MM) ou mod` ele des machines est une extension du HBM pour le cas o` u la r´ esistance s´ erie

est r´ eduite [8]. Cela permet en particulier de rendre compte de la d´ echarge d’une personne tenant un outil m´ etallique (pince, fer ` a souder), ou par un syst` eme, comme un robot, manipulant des composants (Fig. 1.3(a)). Ce mod` ele a ´ et´ e d´ evelopp´ e au Japon comme le pire cas du mod` ele HBM, dont il diff` ere principalement par sa r´ esistance s´ erie quasi nulle.

CT

C

LS

RS

(a) (b)

0 Ω 200 pF

Fig. 1.3 – Mod` ele des machines (MM) (a) et sch´ ema ´ electrique d’un testeur MM (b).

Classe ESD Tension de pr´ echarge

0 ` a

100 Volts

100 ` a

200 Volts

200 ` a

400 Volts

400 Volts

Tab. 1.3 – Classes ESD pour le mod` ele MM

Avant une d´ echarge, la capacit´ e est typiquement charg´ ee ` a quelques centaines de Volts. La

forme d’onde du courant g´ en´ er´ e par la d´ echarge est g´ en´ eralement oscillatoire, avec une fr´ equence

comprise entre 5 et 15 MHz. L’intensit´ e maximale au cours d’une d´ echarge MM est de l’ordre de 1 ` a 10 A. Les oscillations sont dues ` a l’existence d’une inductance s´ erie non n´ egligeable, en particulier au contact et ` a la faible r´ esistance s´ erie du mod` ele. Comme pour le mod` ele HBM, 4 classes d´ efinissent les niveaux de stress MM (c.f. tableau 1.3).

Mod` ele CDM : Charged Device Model

Ce mod` ele plus r´ ecent est diff´ erent des deux pr´ ec´ edents par la nature mˆ eme du ph´ enom` ene qu’il d´ ecrit [9, 10]. Il repr´ esente la d´ echarge d’un composant, lui-mˆ eme charg´ e, par une seule de ses broches mise ` a la masse. Ce type d’´ ev` enement se rencontre fr´ equemment sur les chaˆınes d’assemblage automatis´ ees et pourrait constituer un probl` eme majeur pour les circuits sub- microniques. Il est difficile d’´ evaluer pr´ ecis´ ement les valeurs des composantes parasites, le boˆıtier ainsi que la puce faisant partie int´ egrante du mod` ele. La forme du courant est sensible ` a ces param` etres. Ce type de d´ echarge se caract´ erise cependant par de tr` es rapides variations du courant, plusieurs amp` eres par nano-seconde, et des temps tr` es courts, quelques nano-secondes.

Le mod` ele CDM a ´ et´ e d´ evelopp´ e afin d’expliquer la rupture de certains oxydes aussi bien au niveau des entr´ ees qu’au niveau du cœur du circuit et dont l’origine ne pouvait ˆ etre expliqu´ ee par un stress HBM ou MM. La d´ et´ erioration est alors due aux chemins internes du courant et aux surtensions cr´ e´ ees dans la puce lors de la d´ echarge. Le tableau 1.4 donne les 7 classes qui ont ´ et´ e d´ efinies pour le mod` ele CDM.

Classe ESD Tension de pr´ echarge

125 Volts

Classe C2

125 ` a

250 Volts

250 ` a

500 Volts

500 ` a

1000 Volts

1000 ` a

1500 Volts

1500 ` a

2000 Volts

2000 Volts

Tab. 1.4 – Classes ESD pour le mod` ele CDM

Il existe deux types de testeurs CDM, le non-socketed CDM et le socketed CDM. Chacun d’eux ´ etant bas´ e sur un principe de fonctionnement diff´ erent.

Testeur non-socketed Le testeur non-socketed a ´ et´ e le premier ` a ˆ etre d´ evelopp´ e par R.G.

Reninger [11], pour reproduire les stress CDM. Pour ce type de test illustr´ e par la figure 1.4 [12],

le composant est plac´ e sur une plaque m´ etallique (appel´ e ”field plate”) qui est reli´ ee ` a une

alimentation haute tension, avec ses broches vers le haut. Le composant est charg´ e par effet de

champ. La plaque m´ etallique de charge du testeur repr´ esente une ´ electrode, le boitˆıer isolant

joue le rˆ ole du di´ electrique et les diff´ erents niveaux de conducteur du composant, et surtout

du boˆıtier, forment la seconde ´ electrode. Avant la d´ echarge, l’´ electrode de charge (la plaque

m´ etallique) est connect´ ee ` a la masse alors que la seconde ´ electrode (puce et lead frame) est au

potentiel de charge CDM souhait´ e. La d´ echarge est produite soit par la m´ ethode contact ou

1.1. Les D´ echarges ´ Electrostatiques

non-contact, selon que la sonde de d´ echarge (ou pogo pin) est mise en contact avec la broche stress´ ee ou positionn´ ee assez proche pour que la d´ echarge ait lieu par claquage dans l’air. Ceci provoque la d´ echarge des diff´ erentes capacit´ es du composant. La totalit´ e des charges stock´ ees et donc le courant de d´ echarge sont fix´ es par le composant lui-mˆ eme. Le testeur non-socketed reproduit tr` es bien le cas d’une d´ echarge CDM r´ eelle que le composant est amen´ e ` a subir. Mais cette m´ ethode a le d´ esavantage d’ˆ etre tr` es lourde ` a mettre en place et prend beaucoup de temps lors des tests industriels. De plus, les broches des composants ´ etant de plus en plus nombreuses et rapproch´ ees, la d´ echarge d’une seule broche ne peut pas ˆ etre garantie.

Fig. 1.4 – Sch´ ema d’un Testeur FCDM (Field Charge Device Model

Testeur socketed Ce type de testeur est couramment employ´ e dans l’industrie micro´ elec-

tronique. Il est plus rapide que le testeur non-socketed CDM et peut ˆ etre mont´ e dans un testeur

classique HBM ou MM. Le testeur Socketed a ´ et´ e introduit pour augmenter le rendement des

tests CDM pour les industriels. Cette technique est en progr` es depuis 1990. Pour ce type de

m´ ethode de test, le composant est plac´ e sur une carte (socket) avec ses broches vers le bas. La

carte, et donc le composant, est ensuite charg´ ee par une alimentation haute tension. La d´ echarge

est provoqu´ ee par la mise ` a la masse de la broche d´ esir´ ee. Grˆ ace ` a une carte sp´ ecialement d´ edi´ ee,

chaque broche d’un circuit peut ˆ etre facilement adress´ ee. Le d´ esavantage de cette m´ ethode vient

du fait que la quasi totalit´ e des charges stock´ ees sont li´ ees ` a la carte elle-mˆ eme, plutˆ ot qu’aux

parasites li´ es au boˆıtier du composant [13, 14]. A cause de cette importante contribution des

parasites du testeur, cette m´ ethode de test est maintenant employ´ ee pour identifier les points

faibles des produits et non pour leur qualification.

Mod` ele IEC (International Electrotechnical Commission)

Les mod` eles norm´ es IEC801-2, puis IEC-1000-4-2, et maintenant IEC 61000-4-2 sont em- ploy´ es pour ´ etudier les ESD sur les ´ equipements et les syst` emes. Les fabricants de syst` emes doivent garantir un certain niveau de protection d’ESD puisque le syst` eme lui-mˆ eme est ex- pos´ e ` a l’environnement ext´ erieur et ` a la pr´ esence humaine. Il y a deux m´ ethodes dans la norme IEC1000-4-2, la m´ ethode de d´ echarge dans l’air et la m´ ethode de d´ echarge de contact. La forme d’onde du mod` ele HBM IEC repr´ esent´ ee figure 1.5 regroupe en mˆ eme temps les caract´ eristiques du mod` ele HBM : dur´ ee longue (≈ 200ns) et celles du mod` ele CDM : un temps de mont´ ee tr` es court (<1ns).

R´ ecapitulatif des diff´ erents mod` eles

Le graphe suivant pr´ esente les formes d’onde des diff´ erents mod` eles de d´ echarge ´ electro- statique. On remarque que les mod` eles HBM et MM sont assez semblables puisqu’ils ont une origine similaire : la d´ echarge d’un corps ext´ erieur au travers d’un composant. Par contre, le mod` ele CDM est tr` es diff´ erent des autres formes d’onde de par sa dur´ ee et son temps de mont´ ee extrˆ emement rapides. Ces diff´ erences sont dues ` a la nature tr` es diff´ erente du CDM par rapport aux mod` eles HBM et MM. En effet, le CDM repr´ esente la d´ echarge du composant par une de ses broches. Le mod` ele IEC ou mod` ele du gun est lui aussi diff´ erent puisqu’il rend compte d’une ESD au niveau d’un syst` eme.

Fig. 1.5 – Formes d’onde des diff´ erents mod` eles ESD

1.1.3 Outils de caract´ erisation

Les testeurs pr´ esent´ es pr´ ec´ edemment ne permettent pas d’avoir d’information pr´ ecises sur le

fonctionnement des protections test´ ees au cours de la d´ echarge. Ils sont essentiellement utilis´ es

pour des tests de qualification ou pour provoquer une d´ efaillance. Des outils ont donc ´ et´ e d´ eve-

lopp´ es afin de mieux comprendre les m´ ecanismes physiques mis en jeu au cours des d´ echarges

1.1. Les D´ echarges ´ Electrostatiques

´

electrostatiques mais aussi pour aider au d´ eveloppement des structures de protection ESD. Ces outils sont au nombre de deux, le premier a avoir ´ et´ e d´ evelopp´ e est le TLP pour Transmission Line Pulsing, le second est le vfTLP pour very fast-TLP.

Banc de caract´ erisation TLP

Invent´ e en 1985 par Tim Maloney [15], le banc de caract´ erisation TLP est couramment employ´ e de nos jours dans le d´ eveloppement des protections ESD. La m´ ethode utilis´ ee dans un banc de mesure TLP permet d’obtenir la caract´ eristique fort courant d’un composant en s’affranchissant des probl` emes thermiques qui pourraient le d´ etruire. En effet, lors d’une d´ echarge

´

electrostatique, des courants importants sont mis en jeu, mais la dur´ ee de l’impulsion ´ etant tr` es faible, l’´ energie totale dissip´ ee est finalement limit´ ee. Ainsi un composant de protection ESD est amen´ e ` a fonctionner sous de forts courants sans pour autant ˆ etre endommag´ e.

Fig. 1.6 – Caract´ eristique quasi statique d’une structure de protection ESD avec ses marges de conception

Le principe du banc de mesure TLP est de g´ en´ erer une impulsion en courant carr´ ee dans le composant test´ e, pendant une dur´ ee suffisamment courte pour ne pas le d´ etruire et assez longue pour obtenir un courant et une tension constants et stables pour permettre de les mesurer. Grˆ ace

`

a plusieurs impulsions successives d’intensit´ e croissante, on obtient point par point la caract´ eris-

tique I(V) du composant. Le courant et la tension ´ etant constants au cours de chaque mesure,

on peut consid´ erer que cette caract´ eristique est statique ou quasi statique. Entre chaque impul-

sion, l’´ evolution des caract´ eristiques ´ electriques (courant de fuite par exemple) peut ˆ etre suivie

pour mettre en ´ evidence d’´ eventuelles d´ egradations du composant et d´ eterminer sa robustesse

maximale. Dans le cas d’une protection ESD, le TLP nous permet de tracer la caract´ eristique

quasi statique de la structure afin de connaˆıtre les param` etres ´ electriques de cette derni` ere. Le

graphe 1.6 pr´ esente la caract´ eristique d’une protection ESD. Il est alors possible d’extraire de

sa caract´ eristique I-V des param` etres ´ electriques critiques comme la tension et le courant de

d´ eclenchement

et

, la tension de maintien

pour les structures avec retournement, la

r´ esistance ` a l’´ etat passant ainsi que les valeurs de tension et de courant de d´ efaillance not´ ees respectivement

et

. Ayant acc` es ` a ces param` etres, il est alors possible de pr´ edire si la structure est ` a mˆ eme de prot´ eger une application ayant ses propres marges de conception.

Pour r´ ealiser l’impulsion et contrˆ oler sa dur´ ee, on utilise une ligne de transmission en cˆ able coaxial d’o` u le nom de TLP (Transmission Line Pulse). La figure 1.7 repr´ esente le sch´ ema ´ elec- trique du banc de mesure. Dix m` etres de cˆ able d’imp´ edance caract´ eristique de 50 Ω permettent d’obtenir une impulsion d’une dur´ ee de 100 ns. La ligne est charg´ ee ` a une tension V

au travers d’une r´ esistance de tr` es forte valeur. La r´ esistance

de 50 Ω ´ evite les r´ eflexions dans la ligne.

La d´ echarge de tension est convertie en courant par une r´ esistance R

de 500 ` a 1 kΩ. Cette r´ esistance permet ´ egalement de limiter l’interaction entre le composant ` a tester et la ligne, et d’obtenir un courant stable. Enfin, une inductance L

peut ˆ etre ajout´ ee en s´ erie avec la r´ esis- tance pour contrˆ oler le temps de mont´ ee de l’impulsion [16].

Fig. 1.7 – Sch´ ema ´ electrique du montage TLP

Les caract´ eristiques de l’impulsion de courant sont proches de celles du mod` ele HBM. Des

signatures de d´ efaillance identiques entre ces stress ont ´ et´ e rapport´ ees pour une dur´ ee d’impul-

sion TLP de 100 ns. Cependant, il n’existe pas de constante de corr´ elation pr´ ecise entre ces deux

types de stress. La tension HBM maximale (en kV) est g´ en´ eralement comprise entre 1,5 et 2

fois le courant maximum (en A) obtenu par la mesure TLP [17, 18]. D’une mani` ere g´ en´ erale, la

corr´ elation entre les tests ESD d´ epend des caract´ eristiques des impulsions, temps de mont´ ee et

dur´ ee, ainsi que des technologies dans lesquelles sont r´ ealis´ ees les composants. Trouver une cor-

r´ elation entre les diff´ erents mod` eles n’est ´ evidemment possible que dans les cas o` u ils engendrent

le mˆ eme type de d´ efaillance [19]. Nous avons publi´ e au cours de cette th` ese un article pr´ esen-

tant une diff´ erence entre des d´ efauts induits par un testeur TLP et HBM sur des structures de

protection ESD issues de la mˆ eme technologie. Cette diff´ erence a ´ et´ e attribu´ ee dans ce cas ` a

une diff´ erence de puissance instantan´ ee dissip´ ee au cours de la d´ echarge, ce qui engendre une

r´ eponse diff´ erente de la structure de protection et donc un mode de d´ efaillance diff´ erent [20].

1.2. Nature des d´ efaillances li´ ees ` a une ESD

Banc de caract´ erisation vfTLP

R´ ecemment, afin de r´ ealiser un outil de caract´ erisation plus adapt´ e aux d´ echarges de type CDM, un banc de caract´ erisation appel´ e vfTLP (Very Fast TLP) a ´ et´ e d´ evelopp´ e. La r´ ealisation d’une impulsion avec un temps de mont´ ee tr` es rapide, une dur´ ee courte ainsi qu’une grande amplitude en courant en utilisant le banc TLP d´ ecrit en section 1.1.3 est tr` es difficile. En cons´ e- quence, le syst` eme vfTLP a ´ et´ e d´ evelopp´ e par H. Gieser [21], pour fonctionner en r´ eflectom´ etrie temporelle. Dans ce syst` eme , une impulsion de tension incidente d’une courte dur´ ee d´ efinie par la longueur de ligne TL1 se propage du g´ en´ erateur d’impulsions vers le DUT (circuit stress´ e) via TL1 et S1, puis cette onde est r´ efl´ echie par le DUT (c.f. figure 1.8 [12]). La tension incidente et les impulsions r´ efl´ echies sont mesur´ ees grˆ ace ` a une sonde de tension entre S1 et TL2. TL2 est d’une longueur appropri´ ee afin d’´ eviter le chevauchement de l’onde incidente et de l’onde r´ efl´ echie grˆ ace au temps de propagation dans cette derni` ere. Afin d’obtenir Vdut (la tension aux bornes du circuit) et Idut (le courant traversant le circuit), l’onde incidente et l’onde r´ efl´ e- chie sont enregistr´ ees, l’onde r´ efl´ echie est invers´ ee et superpos´ ee ` a l’onde incidente. Grˆ ace ` a ce syst` eme, il est possible de g´ en´ erer des impulsions carr´ ees de courant avec un temps de mont´ ee inf´ erieur ` a 500 ps et une dur´ ee de 1,2 ` a 10 ns [22] qui sont comparables aux mod` eles CDM.

Fig. 1.8 – Sch´ ema ´ electrique du montage vfTLP

Il faut noter cependant qu’il n’est pas envisageable d’obtenir une corr´ elation entre vfTLP et CDM puisque ce type de d´ echarge est r´ esolument diff´ erent. En effet, les chemins de courant ne sont pas les mˆ emes dans les 2 cas. Lors d’un stress CDM, le courant est ´ evacu´ e par une seule broche, contrairement au vfTLP qui comme le TLP est appliqu´ e au travers de deux broches d’un dispositif. En cons´ equence, l’application du stress vf-TLP pour ´ etudier le comportement du dispositif sous stress CDM est encore sujet ` a discussion. Le banc vfTLP apportera seulement des informations sur la dynamique des structures de protection et leur capacit´ e ` a prot´ eger un circuit contre un stress CDM.

1.2 Nature des d´ efaillances li´ ees ` a une ESD

Nous venons de le voir, durant une d´ echarge ´ electrostatique, le composant doit ´ evacuer ou conduire plusieurs Amp` eres en quelques dizaines de nano-secondes voire quelques nano-secondes.

Les puissances dissip´ ees peuvent ˆ etre de plusieurs dizaines de Watts. Il est donc ´ evident que

les d´ echarges ´ electrostatiques sont ` a l’origine de nombreuses d´ efaillances de composants ou de d´ efauts latents. Nous allons pr´ esenter dans la partie suivante les diff´ erentes natures des d´ egrada- tions engendr´ ees par les ESD. Les ESD sont ` a l’origine de d´ egradations dans tous les mat´ eriaux pr´ esents dans un circuit micro´ electronique tels que les di´ electriques, le silicium et les m´ etallisa- tions [23].

1.2.1 D´ egradations des oxydes

Les fortes surtensions provoqu´ ees par les ESD sont ` a l’origine de d´ egradations voire de des- tructions des di´ electriques pr´ esents dans les circuits. En effet, les di´ electriques sont utilis´ es comme isolants dans la technologie silicium aussi bien entre les niveaux de m´ etal que pour les grilles en technologie CMOS. Ces oxydes de grilles, ´ etant d’´ epaisseur tr` es faible que la technologie tend encore ` a r´ eduire, sont les di´ electriques les plus sensibles. Il arrive cependant que les di´ electriques isolant deux pistes de m´ etal soient d´ etruits, provoquant dans ce cas un court-circuit entre deux niveaux de m´ etallisation. On le rencontre en particulier en technologie Bipolaire.

Nous allons dans cette partie nous int´ eresser au cas des di´ electriques des grilles des MOS. En effet, nous verrons qu’avant la perte compl` ete de son pouvoir isolant, un di´ electrique peut ˆ etre d´ egrad´ e et provoquer une d´ efaillance du composant, par exemple, par la modification du

d’un MOS [24]. Avant toute chose, nous allons d´ efinir ce qu’est le claquage d’un di´ electrique.

D´ efinition du claquage (ou ”breakdown”) d’un di´ electrique :

Le claquage d’un di´ electrique est la perte soudaine de la propri´ et´ e isolante d’une couche de ce dernier apr` es un stress ´ electrique.

M´ ecanismes de conduction dans un oxyde

L’´ etude des courants au travers des oxydes permet de comprendre plus en d´ etail les ph´ e- nom` enes mis en jeu lors de la d´ egradation de ces derniers. Deux principaux m´ ecanismes de conduction sont ` a distinguer : la conduction par effet tunnel direct et l’effet tunnel Fowler- Nordheim [25].

La figure 1.9 met en ´ evidence les deux types de transitions qui apparaissent selon la valeur de la courbure de bande de l’isolant par rapport ` a la hauteur de barri` ere semiconducteur/isolant Φ

:

– La transition tunnel directe pour V

Φ

(figure 1.9 (a)). Dans ce cas, le courant tunnel est dˆ u aux ´ electrons du semiconducteur qui traversent l’oxyde pour atteindre le poly- silicium c’est-` a-dire qu’ils franchissent une barri` ere de potentiel trap´ ezo¨ıdale et passent directement du silicium dans le poly-silicium, sans entrer dans la bande de conduction de l’oxyde.

– La transition tunnel Fowler-Nordheim pour V

Φ

(figure 1.9 (b)). Le champ ´ elec- trique appliqu´ e est suffisamment intense pour diminuer la largeur effective de la barri` ere ` a traverser. Les ´ electrons franchissent une barri` ere de potentiel triangulaire et se retrouvent alors dans la bande de conduction de l’isolant puis sont entraˆın´ es vers le poly-silicium.

Nous pouvons donc distinguer deux modes de transport du courant dans les oxydes, en

fonction de leur ´ epaisseur et de la tension appliqu´ ee comme illustr´ e figure 1.10 [24].

1.2. Nature des d´ efaillances li´ ees ` a une ESD

Fig. 1.9 – Diagramme de bandes d’une structure MOS de type P dans le cas d’un courant tunnel direct (a) ou d’un courant tunnel Fowler-Nordheim (b)

Fig. 1.10 – Modes de transport du courant au travers d’un oxyde

Lors d’un stress ESD, la conduction au travers de l’oxyde se fait plus g´ en´ eralement par effet tunnel Fowler-Norheim, compte tenu des tensions et des courants mis en jeu. Nous verrons que c’est lors de ce type de conduction que sont cr´ e´ ees les d´ egradations dans les oxydes.

Charges pi´ eg´ ees dans les oxydes

Au commencement de l’utilisation de la technologie CMOS, les oxydes ´ etaient de mauvaise

qualit´ e. Le probl` eme des charges stock´ ees dans les oxydes ´ etait un point tr` es critique. Pour les

technologies actuelles et futures, le probl` eme ne vient pas de la qualit´ e des oxydes qui s’est ´ enor-

m´ ement am´ elior´ ee, mais du pi´ egeage de charges positives ou n´ egatives dans l’oxyde lors d’un

stress ´ electrique [26, 27] comme les ESD ou par le pi´ egeage par interaction rayonnement/mati` ere

li´ e ` a l’utilisation de circuits micro´ electroniques dans les environnements hostiles comme l’espace

ou les zones ` a forte ´ emission de rayonnement. L’´ etude du pi´ egeage de charges dans les oxydes est donc toujours d’actualit´ e en technologie CMOS. Nous ne pr´ esenterons dans ce document que le ph´ enom` ene de pi´ egeage dˆ u ` a un stress ´ electrique. En effet, l’injection de porteurs chauds au travers d’un di´ electrique provoque des d´ efauts microscopiques, comme des pi` eges aux interfaces et des centres de g´ en´ eration-recombinaison. De plus, avec la r´ eduction de l’´ epaisseur des oxydes de grille, le ph´ enom` ene devient de plus en plus probl´ ematique et donc ´ etudi´ e [28]. Les ´ etudes ont montr´ e que ces d´ efauts avaient pour origine deux m´ ecanismes, la

et

[29]. Du fait de la grande mobilit´ e des ´ electrons, il est g´ en´ eralement admis que ceux-ci sont tr` es rapidement ´ evacu´ es. La charge pi´ eg´ ee est donc de mani` ere g´ en´ erale toujours positive.

–

Le premier m´ ecanisme est caus´ e par la relaxation des atomes d’hydrog` ene H lorsque des porteurs sont introduits thermiquement dans l’oxyde, par conduction Fowler-Nordheim.

En effet, les processus de fabrication des oxydes en technologie CMOS font intervenir des gaz contenant de l’hydrog` ene, ce dernier est donc pr´ esent dans les oxydes. Les atomes d’hydrog` ene au niveau de l’anode (interface oxyde/si) sont lib´ er´ es en formant des pi` eges positifs en r´ eagissant chimiquement avec l’oxyde [30]. Ces derniers vont se d´ eplacer vers la cathode (interface

/polySilicium) et cr´ eer des pi` eges neutres pouvant capturer des

´ electrons.

–

Le second m´ ecanisme est la cr´ eation de d´ efauts g´ en´ er´ es par l’interaction de trous avec le di´ electrique. L’apparition de trous dans l’oxyde a deux origines. Les trous sont cr´ e´ es par ionisation par impact, ´ electrons d’´ energie sup´ erieure ` a 9 eV (´ energie de bande interdite de l’oxyde), ou par injection de trous par l’anode, figure 1.11 [24]. Une fois g´ en´ er´ es, ces trous traversent l’oxyde, happ´ es par le champ ´ electrique. Les trous ayant une mobilit´ e tr` es inf´ erieure ` a celle des ´ electrons, ils sont moins vite ´ evacu´ es et ont une probabilit´ e plus importante d’interagir avec l’oxyde et former ainsi des d´ efauts ou des pi` eges [31, 32], soit au niveau des interfaces soit dans le cœur du di´ electrique.

Fig. 1.11 – Injection de trous par l’anode

Au niveau des interfaces Si-SiO

, les liaisons atomiques sont contraintes, le passage d’un

1.2. Nature des d´ efaillances li´ ees ` a une ESD

mat´ eriau cristallin ` a un mat´ eriau amorphe provoque la d´ eformation de certains angles de liaison [33]. Lorsqu’un trou vient casser cette liaison, elle se r´ earrange pour cr´ eer soit une liaison pendante soit une liaison faible, qui pourra par la suite devenir un pi` ege neutre ` a

´

electrons. Par ailleurs, les trous inject´ es dans le corps du di´ electrique r´ eagissent aussi avec la structure atomique de ce dernier. Il a ´ et´ e montr´ e [34] que la structure mol´ eculaire de l’oxyde pouvait pr´ esenter des manques d’atome d’oxyg` ene et permettre la capture d’un trou. En effet, cet d’atome d’oxyg` ene manquant cr´ ee une liaison Si-Si. Cette derni` ere peut se rompre et permettre ainsi le pi´ egeage d’une charge positive sur l’un des deux atomes de Silicium. Le deuxi` eme atome de Si reste neutre avec une liaison pendante contenant un

´

electron non appari´ e. La cr´ eation de ces deux atomes de Silicium trivalent, qui peut s’in- terpr´ eter par le pi´ egeage mais aussi le d´ epi´ egeage de charges positives, est appel´ ee centre E’ [35, 36]. Il est illustr´ e figure 1.12 [35] et par les ´ equations suivantes :

Si-Si + H

⇒ Si

-Si (1.1) pour le pi´ egeage et

Si

-Si + e

⇒ Si-Si (1.2) pour le d´ epi´ egeage.

Fig. 1.12 – Cr´ eation d’un centre E’ (pi´ egeage d’un trou)

Cette ´ enum´ eration non exhaustive des diff´ erents m´ ecanismes de g´ en´ eration de pi` eges et de charges dans les di´ electriques est bas´ ee sur diff´ erentes ´ etudes pour lesquelles la cr´ eation de charges ou de pi` eges est cons´ ecutive ` a un stress ´ electrique. La cr´ eation de charges, lors d’un stress ESD, a ´ et´ e mise en ´ evidence [37].

Effet sur les param` etres ´ electriques

Les d´ efauts, ainsi cr´ e´ es, ont une incidence sur le comportement de certains param` etres ´ elec- triques directement li´ es ` a l’oxyde de grille dans les transistors MOS. Nous allons ´ enum´ erer ici quelques uns de ces param` etres :

– La modification de la capacit´ e de l’oxyde ainsi que l’augmentation du courant au travers de ce dernier.

Cela est dˆ u aux charges stock´ ees aux interfaces qui abaissent la barri` ere de potentiel que

rencontrent les porteurs libres mais aussi aux charges stock´ ees dans le cœur du di´ electrique

qui ont une participation importante dans le ph´ enom` ene de conduction, comme nous allons

le d´ etailler dans le paragraphe suivant.

– La d´ egradation de la mobilit´ e dans le canal, due ` a l’augmentation des recombinaisons au niveau de l’interface

[38].

– La r´ eduction de l’immunit´ e au bruit (inverseur CMOS).

– La r´ eduction de la vitesse de commutation.

– Le blocage en position ” on ” (abaissement de la tension de seuil du MOS canal N).

– Le blocage en position ” off ” (augmentation de la tension de seuil du MOS ` a canal P).

– L’augmentation du courant de drain pour une mˆ eme polarisation de grille dans les MOS

`

a canal N est la preuve d’une diminution de la tension de seuil [39].

Mˆ eme si, dans la plupart des cas, ces modifications de param` etres ´ electriques ne remettent pas en cause la fonctionnalit´ e des circuits, ces stigmates peuvent provoquer une d´ efaillance pr´ ecoce du circuit et donc ˆ etre assimil´ es ` a des d´ efauts latents [40].

Cr´ eation de sites de conduction dans les oxydes et mod` ele de claquage

Au d´ ebut des ann´ ees 90, Su

e et al. [41], ont pr´ esent´ e un mod` ele pour rendre compte du ph´ enom` ene de claquage des oxydes, le ”Weakest link breakdown model”. Ce mod` ele est bas´ e sur le principe de la th´ eorie de percolation, il suppose que le pi´ egeage d’un ´ electron dans l’oxyde est al´ eatoire vis-` a-vis de sa position dans le volume du di´ electrique. Ces pi` eges sont d´ efinis par leur rayon de capture. Si deux pi` eges sont ` a une distance inf´ erieure ` a 2 fois leur rayon de capture, la conduction est possible par d´ efinition.

Fig. 1.13 – Illustration du mod` ele du breakdown par percolation bas´ e sur la g´ en´ eration de pi` eges et la conduction assist´ ee par les pi` eges

Lorsque la densit´ e de pi` eges est suffisante, un chemin de conduction est cr´ e´ e entre les deux

1.2. Nature des d´ efaillances li´ ees ` a une ESD

interfaces. Cela d´ efinit la condition de claquage (c.f. figure 1.13 [24]) [42]. De bons r´ esultats sont obtenus en simulation en calculant la densit´ e critique de pi` eges avant claquage [43, 44]. Une fois cr´ e´ e, ce chemin de conduction assist´ e par pi` eges conduit la quasi totalit´ e du courant traversant le di´ electrique. Cette forte densit´ e de courant provoque un ´ echauffement local suffisant pour induire la fusion du di´ electrique au niveau de ce chemin de conduction et cr´ eer une d´ egradation irr´ eversible [45, 46].

Mod` eles pr´ edictifs de fiabilit´ e

Diff´ erents mod` eles de pr´ ediction de fiabilit´ e des oxydes ont ´ et´ e d´ evelopp´ es. Ils sont bas´ es sur des mod` eles de claquage statistique ` a partir de l’hypoth` ese de la cr´ eation d’un chemin de conduction cr´ e´ e par percolation [47]. La notion de ”temps jusqu’au claquage” t

(en anglais time-to-BreakDown) est tr` es importante car elle permet de valider les mod` eles utilis´ es pour d´ e- crire le claquage des oxydes. Il y a des opinions contradictoires sur la d´ ependance exacte du t

avec le champ ´ electrique appliqu´ e au di´ electrique. Certaines recherches, bas´ ees sur le mod` ele de claquage par injection de trous, proposent que le t

´ evolue selon une loi en exponentielle de 1/E

[48]. D’autres trouvent de meilleurs r´ esultats en utilisant un mod` ele de claquage thermo- chimique qui suit une loi de d´ ependance en exponentielle de E

. R´ ecemment, on a propos´ e une d´ ependance en Vg pour les oxydes ultra-minces o` u le transport des ´ electrons est balistique dans l’oxyde [28]. Les d´ egradations dans les di´ electriques li´ ees ` a un ph´ enom` ene ESD ont aussi ´ et´ e

´

etudi´ ees [49]. Mˆ eme si une ESD n’est pas ` a l’origine du claquage de l’oxyde, les charges pi´ eg´ ees durant la d´ echarge provoquent une d´ efaillance pr´ ematur´ ee au cours du fonctionnement normal du circuit [50].

1.2.2 D´ egradation des jonctions

Nous venons de le voir, lorsqu’un circuit est soumis ` a une d´ echarge ´ electrostatique, les forts niveaux de courant et de tension qui sont associ´ es ` a ce ph´ enom` ene provoquent des d´ egradations voire des destructions (claquage) dans les oxydes. Dans le silicium, les ESD sont ` a l’origine de d´ efaillances importantes, en particulier au niveau des jonctions o` u de forts champs ´ electriques et de fortes densit´ es de courant peuvent ˆ etre pr´ esents. En effet, lors d’une ESD, les structures de protection qui conduisent la majorit´ e du courant fonctionnent principalement grˆ ace au d´ eclenche- ment de transistors bipolaires auto-polaris´ es. L’´ etude approfondie concernant le comportement des transistors bipolaires dans des r´ egimes limites de fonctionnement (densit´ e de courant autour de 10

, comme lors d’une ESD) a ´ et´ e principalement r´ ealis´ ee avant les ann´ ees 1960 [51].

A l’´ epoque, les transistors ´ etaient utilis´ es comme composants de commutation de puissance. Les d´ egradations observ´ ees sont essentiellement de type fusion filamentaire du silicium. Nous allons pr´ esenter, dans le paragraphe qui suit, le ph´ enom` ene qui est ` a l’origine de la cr´ eation de ce type de d´ efaillance.

Ph´ enom` ene du second claquage thermique

Plusieurs mod` eles ont ´ et´ e d´ evelopp´ es [52] pour rendre compte du ph´ enom` ene de second cla-

quage (en anglais ”second breakdown”). Tous ces mod` eles tentent d’expliquer la diminution de