Caractérisation et modélisation de la fiabilité des transistors MOS en Radio Fréquence

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Caractérisation et modélisation de la fiabilité des transistors MOS en Radio Fréquence

Laurent Negre

To cite this version:

Laurent Negre. Caractérisation et modélisation de la fiabilité des transistors MOS en Radio Fréquence.

Micro et nanotechnologies/Microélectronique. Université de Grenoble, 2011. Français. �NNT :

2011GRENT126�. �tel-01688483�

THESE

pour obtenir le grade de

DOCTEUR DE L’UNIVERSITE DE GRENOBLE Spécialité : Nano Electronique et Nano Technologies Arrêté ministériel : 7 août 2006

Présentée par Laurent NEGRE

Thèse dirigée par Gérard GHIBAUDO préparée au sein de STMicroelectronics

et de l’ Institut de Microélectronique d’Electromagnétisme et de Photonique (IMEP-LAHC)

dans l’ Ecole Doctorale : Electronique, Electrotechnique, Automatique et Traitement du Signal

CARACTERISATION ET

MODELISATION DE LA FIABILITE DES TRANSISTORS MOS

EN RADIO FREQUENCE

Thèse soutenue publiquement le 14 Décembre 2011 , devant le jury composé de :

M. GONTRAND Christian PR, INSA de Lyon, Président

Mme MALBERT Nathalie

PR, Université de Bordeaux, Rapporteur M. DAMBRINE Gilles

PR, Université de Lille 1, Rapporteur M. SCHEER Patrick

ING, STMicroelectronics, Examinateur M. GHIBAUDO Gérard

DR, CNRS Alpes - IMEP/INPG, Directeur de Thèse M. ROY David

ING, STMicroelectronics, Co-encadrant de Thèse

Sommaire

Introduction générale 1

I Principe de fonctionnement et modélisation du transistor MOS 5

I.1 Introduction . . . . 5

I.2 Le transistor MOS à effet de champ . . . . 6

I.2.1 Le principe de fonctionnement du transistor MOS . . . . 6

I.2.2 Les charges dans la structure MOS . . . . 7

I.2.3 Le régime statique . . . . 12

I.2.4 Le régime dynamique . . . . 14

I.2.5 Les capacités et paramètres petits signaux . . . . 16

I.3 Les éléments parasites du MOSFET . . . . 22

I.3.1 Introduction . . . . 22

I.3.2 Les capacités parasites . . . . 23

I.3.3 Les résistances parasites . . . . 25

I.4 La modélisation des transistors MOS . . . . 26

I.4.1 L’historique des modèles compacts . . . . 26

I.4.2 PSP : modèle à potentiel de surface . . . . 27

I.5 Conclusion . . . . 30

II La fiabilité du transistor MOSFET 31 II.1 Introduction . . . . 31

II.2 Les défauts dans le Si/SiO2 . . . . 33

II.2.1 L’oxyde de Silicium et son interface . . . . 33

II.2.2 La nature chimique des défauts . . . . 34

II.2.3 Les caractéristiques des défauts . . . . 38

II.2.4 Impact des défauts sur les paramètres électriques du transistor . . . 38

II.3 Les différents mécanismes de dégradation . . . . 40

II.3.1 Les conditions d’accélération du vieillissement . . . . 40

II.3.2 Negative Bias Temperature Instability (NBTI) . . . . 40

II.3.3 Les porteurs chauds (HC) . . . . 42

II.3.4 Le claquage d’oxyde (TDDB) . . . . 46

Sommaire

II.4 La modélisation du vieillissement du transistor MOSFET . . . . 48

II.4.1 Les différents modèles . . . . 48

II.4.2 Le modèle HC complet . . . . 48

II.5 Du statique (DC) à la radiofréquence (RF) . . . . 50

II.5.1 L’extension du modèle DC . . . . 50

II.5.2 Le modèle temporel contre le modèle fréquentiel . . . . 53

II.6 Conclusion . . . . 54

III Mise en place d’une procédure d’étude du vieillissement du transistor MOSFET en RF 55 III.1 Introduction . . . . 55

III.2 Méthode d’analyses et de mesures hyperfréquence . . . . 56

III.2.1 Des paramètres H, Y, Z, ABCD aux paramètres S . . . . 56

III.2.2 Les mesures radiofréquence . . . . 59

III.3 Protocole expérimental de test de fiabilité pour des vieillissements DC et RF 65 III.3.1 Description du banc de mesures de type load-pull passif . . . . 65

III.3.2 Méthodologie pour une étude du vieillissement sous contrainte DC . 66 III.3.3 Méthodologie pour une étude du vieillissement sous contrainte RF . 67 III.3.4 Extraction du schéma équivalent du transistor MOS . . . . 80

III.4 Conclusion . . . . 85

IV Etude de la dégradation HC pour des contraintes DC et RF 87 IV.1 Introduction . . . . 87

IV.2 Impact de la dégradation HC sur les paramètres DC du MOSFET . . . . . 88

IV.2.1 Construction du modèle . . . . 88

IV.2.2 La modélisation du vieillissement des paramètres DC pour des contraintes AC . . . . 89

IV.2.3 La modélisation du vieillissement des paramètres DC pour des contraintes RF . . . . 92

IV.3 Impact de la dégradation HC sur les paramètres RF du MOSFET . . . . . 95

IV.3.1 Etude du vieillissement des éléments du schéma équivalent petit signal 95 IV.3.2 Origine du vieillissement des paramètres petits signaux . . . . 96

IV.3.3 Outil de localisation de défauts . . . 104

IV.4 Design in Reliability (DiR) . . . 105

IV.4.1 La fiabilité RF au niveau design . . . 105

IV.4.2 L’intégration du vieillissement au niveau du modèle compact . . . . 106

IV.5 Conclusion . . . 110

Conclusion générale 111

Sommaire

A Capacité de jonction 115

Liste des figures 117

Liste des tableaux 125

Bibliographie 127

Bibliographie personnelle 135

Introduction générale

Contexte général :

Pourquoi le transistor MOS en radiofréquence ?

La radio, la télévision, puis le téléphone et les ordinateurs portables se sont fortement déployés et intégrés dans le monde d’aujourd’hui. Ce succès repose essentiellement sur le développement des techniques de transport de l’information, mais aussi sur l’évolution continue des systèmes de communications portables qui a entrainé une forte croissance du marché des composants radiofréquences (RF).

Pendant de nombreuses années, le marché était dominé par les technologies en Ar- séniure de Gallium (GaAs). Cependant l’évolution des performances des technologies en Silicium telle que le CMOS-Si et le BiCMOS-SiGe est venue concurrencer les technologies en GaAs. Initialement conçues pour des applications numériques, cette évolution leurs a permis de se positionner sur le marché des applications analogiques et RF. De nou- veaux produits ont été développés permettant d’adresser notamment les réseaux sans fils (e.g. Wi-Fi, Bluetooth, ZigBee) et les réseaux de téléphonie mobile de 3ème et bientôt de 4ème génération (e.g. CDMA, EDGE, HDR, LTE). L’évolution des besoins et du marché a nécessité que les circuits prennent en charge ces différents réseaux au travers de sys- tèmes complets embarqués nommés System-on-Chip (SoC). De ce fait, ces circuits doivent être développés pour gérer plusieurs standards de communication en tenant compte du coût, des performances, de la densité d’intégration, de la qualité des interconnections, de l’isolation des différents blocs, de la consommation totale. Le tableau ci-dessous compare certaines caractéristiques pour les technologies GaAs, CMOS-Si et BiCMOS-SiGe.

Tableau .1 – Comparaison de différentes caractéristiques des technologies GaAs, CMOS-Si et BiCMOS-Si.

GaAs BiCMOS-SiGe CMOS-Si

Coût Très élevé Elevé Faible

Performances Très élevé Elevé Elevé Densité d’intégration Mauvaise Bonne Bonne

Consommation Elevé Faible Faible

Introduction générale

Cette comparaison montre que les transistors MOS en Silicium offrent des caractéris- tiques intéressantes pour la conception de circuits analogiques et RF. Malgré une limi- tation en terme de performance, le transistor MOS présente deux avantages importants.

Son prix est le plus compétitif et il offre la possibilité d’intégrer sur un même circuit des fonctions digitales, analogiques et RF.

Cependant, en plus de ces caractéristiques, il faut aussi tenir compte de la fiabilité qui est un critère stratégique majeur dans le but d’exploiter au maximum les performances du produit tout en respectant les spécifications techniques.

Contexte spécifique :

Pourquoi la fiabilité en radiofréquence ?

La fiabilité peut être définie comme l’aptitude d’un dispositif à accomplir une fonction requise dans des conditions données pour une période de temps donnée. Autrement dit, la fiabilité consiste à assurer la tenue des spécifications dans une certaine gamme durant toute la vie du produit. Cette gamme correspond à un critère de défaillance définissant la limite de fiabilité d’un produit. Le temps nécessaire pour atteindre ce critère de défaillance doit alors être supérieur au temps défini comme la durée de vie du produit.

Pour adresser la fiabilité d’une technologie dans le cas d’applications digitales, des mécanismes physiques de dégradation sont identifiés au niveau du transistor élémentaire.

Après avoir compris les dépendances de chacun de ces mécanismes en fonction des condi- tions d’utilisations, des contraintes statiques accélérées sont appliquées expérimentalement à une large gamme de transistors afin de pouvoir construire des modèles qui permettront une extrapolation des performances statiques du transistor aux conditions nominales d’uti- lisation. De là, par l’intermédiaire de simulations analytiques, il est possible de définir la fiabilité au niveau du produit.

En ce qui concerne les applications spécifiques RF, les profils de mission qui décrivent

le contexte d’utilisation produit (e.g. température, signal, tension. . . ) sont très agres-

sifs. En effet, ils adressent des conditions bien plus importantes que celles relatives aux

applications digitales. Si on considère le cas des amplificateurs dans une chaine d’émission-

réception RF, ils sont soumis au cours de leur fonctionnement à des niveaux de puissances

élevés et de ce fait à des couples de courants/tensions importants présentant des tensions

supérieures à la tension nominale d’utilisation sur de très courtes périodes. La Figure .1

présente un exemple de profil de mission en tension pour un transistor MOS utilisé en

tant qu’amplificateur dans une chaine d’émission-réception d’un bloc Wi-Fi.

Introduction générale

Figure .1 – Exemple de profil de mission en tension adressé aux bornes d’un transistor MOS dans le cas d’application RF.

Des modèles de fiabilité ont été développés au niveau élémentaire (i.e. le transistor MOS dans notre cas) pour être prédictif à l’échelle du produit. Dans ce contexte, de nouvelles questions vont se poser sur la validité du modèle, sur le vieillissement des para- mètres fondamentaux du transistor MOS, sur la modélisation des excursions en tension. . .

De ce fait, un des enjeux majeur de la fiabilité dans le domaine de la RF est d’étendre l’étude tant au niveau des contraintes RF que des performances RF du transistor MOS.

Afin d’y répondre, une étude a été menée afin de développer une méthodologie complète de caractérisation et d’analyse, mais aussi définir et modéliser l’origine physique de la dégradation.

Travail de thèse

L’objectif principal de ce travail de thèse est d’étendre l’étude de la fiabilité dans le domaine RF. Le domaine de fréquence étudié est celui des applications RF à des fréquences inférieures à 10GHz.

Dans cette optique le manuscrit est composé de quatre chapitres :

– Le Chapitre I présentera plus précisément le fonctionnement du transistor MOS en

régime statique et dynamique, pour ensuite introduire la modélisation du transistor

MOS. Les effets parasites seront également abordés. Cette étape est essentielle pour

définir les paramètres qui seront suivis et analysés en fiabilité au cours de cette étude.

Introduction générale

– Le Chapitre II sera consacré à la présentation de la fiabilité en décrivant les pro- priétés électriques et physiques des défauts de la structure Si/SiO2. Cela permettra d’introduire les principaux mécanismes de dégradations rencontrés au niveau du transistor MOS tels que les phénomènes d’instabilité des paramètres électriques sous contraintes négatives (NBTI), le claquage d’oxyde (TDDB) et le phénomène de porteurs chauds (HC). Les modèles associés et la méthode permettant de les étendre dans le domaine RF seront décrits.

– Le Chapitre III aura pour objectif de décrire de manière exhaustive la méthodologie développée pour adresser expérimentalement l’étude de la fiabilité dans le domaine RF i.e. application de contrainte RF et étude du vieillissement des paramètres RF.

Le banc de mesure ainsi que la procédure de calibration et d’extraction du signal appliqué aux bornes du transistor MOS seront détaillés. Aussi, la méthode d’analyse des paramètres clés en RF sera présentée.

– Le Chapitre IV sera consacré à l’application de la méthodologie, décrite au Cha-

pitre III, dans le cas de contraintes de type porteurs chauds. Dans un premier temps,

une étude et modélisation du vieillissement des paramètres statiques soumis à des

contraintes AC puis RF sera réalisée en cohérence avec les modèles statiques exis-

tants. Cette étape permettra par ailleurs de consolider l’assise physique sur lesquels

reposent les modèles statiques. Ensuite, une étude du vieillissement du transistor

MOS au travers de la dérive de paramètres spécifiques RF (paramètres S) sera me-

née. Le travail portera sur l’identification de paramètres critiques du transistor MOS

dans la gamme RF. L’origine physique de la dérive des paramètres spécifiques sera

l’objet d’une étude approfondie. Cette étude permettra d’introduire un nouvel outil

de caractérisation sensible à la localisation des défauts. Enfin, une implémentation

du vieillissement des paramètres statiques et RF au niveau du modèle compact sera

proposée.

C h a p i t r e

I

Principe de fonctionnement et modélisation du transistor MOS

I.1 Introduction

Notre but fondamental étant d’étendre l’étude de la fiabilité des transistors MOS dans le domaine de la radiofréquence, nous décrirons, dans ce chapitre, le comportement du transistor MOS. C’est ainsi qu’il nous a paru essentiel de commencer par la présentation du transistor en fonctionnement statique pour pouvoir aborder progressivement le fonc- tionnement dynamique de celui-ci en intégrant les charges qui sont mises en jeu ainsi que les éléments parasites qui prennent une place importante dans la suite de notre analyse.

Etant donné que l’étude concerne le domaine de la RF, le fonctionnement du transistor

MOS en tant que commutateur et amplificateur de puissance sera abordé.

Chapitre I. Principe de fonctionnement et modélisation du transistor MOS

I.2 Le transistor MOS à effet de champ

I.2.1 Le principe de fonctionnement du transistor MOS

L’architecture d’un transistor MOS

de type n est présentée sur la Figure I.1. Le tran- sistor de type n est constitué d’un substrat (B), de type p, dans lequel deux diffusions n

constituent les électrodes de source (S) et de drain (D). On réalise sur le substrat une capacité MOS entre la source et le drain. La région de longueur L

entre les jonctions de source et de drain est appelée canal. L’électrode de commande de la capacité MOS constitue la grille du transistor (G). Le transistor MOS peut ainsi être décomposé en une partie intrinsèque qui est responsable de l’effet transistor et une partie extrinsèque (§ I.3) qui regroupe l’ensemble des éléments périphériques au canal, et permet d’accéder au dispositif intrinsèque : elle est composée des éléments représentant les chemins résistifs d’accès aux différents terminaux de grille, source, drain et substrat. Elle inclut également les couplages capacitifs entre les interconnexions métalliques, contacts, les capacités des jonctions source et drain, et de recouvrement de la source et du drain avec la grille.

Figure I.1 – Schéma d’un transistor MOS de type n.

L’application d’une tension V

entre la grille et le substrat entraine la modification de la structure de bande proche de l’interface du diélectrique de grille et du substrat (Si- SiO2). Ainsi, dans la région du canal, les trois principaux cas détaillés dans la Figure I.2 peuvent être considérés : accumulation, déplétion et inversion.

Lors de l’application d’une tension V

négative, le potentiel à la surface du semicon- ducteur devient négatif et la densité de trou augmente à la surface du semiconducteur. En augmentant la tension V

appliquée, on aboutit au régime de bandes plates qui a pour

a. MOS : Métal Oxyde Semiconducteur

I.2. Le transistor MOS à effet de champ tension associée la tension de bandes plates V

et correspond au potentiel pour lequel le champ électrique dans le substrat s’annule.

Au-delà des conditions de bandes plates (V

> V

), l’interface oxyde/substrat entre en déplétion laissant place à une charge d’interface négative. A partir d’une certaine ten- sion, la densité d’électron augmente fortement et devient supérieure à la concentration de porteur majoritaire. Le semiconducteur change de type au voisinage de la surface formant le canal du transistor MOS dans ce régime d’inversion. Ainsi, deux régimes d’inversion existent :

– le régime d’inversion faible, la densité de porteur minoritaire reste inferieure à la densité de dopants introduits (la charge d’espace dépend alors des accepteurs).

– le régime de forte inversion, la densité de porteur minoritaire est supérieure à la densité de dopants du substrat (la charge d’espace est alors constituée de porteurs minoritaires venant de la source et du drain).

Cette charge d’inversion constitue une couche conductrice composée d’électrons et écrante la zone de déplétion. Un flux d’électron peut ainsi circuler dans le canal lors- qu’une différence de potentiel est appliquée entre la source et le drain (V

).

Figure I.2 – Distribution des charges et diagramme de bandes dans un transistor MOS de type n pour les différents régimes de fonctionnement : (a) accumulation (b) déplétion (c) inversion.

I.2.2 Les charges dans la structure MOS I.2.2.a Le potentiel de surface

Nous avons vu le principe de fonctionnement du transistor MOS et pour le modéliser

il est nécessaire d’introduire une grandeur fondamentale qui est le potentiel de surface ϕ

.

Chapitre I. Principe de fonctionnement et modélisation du transistor MOS

Il est présent dans toutes les expressions des paramètres électriques du transistor MOS.

Comme représenté sur la Figure I.3, le potentiel de surface se définit comme le potentiel électrostatique à l’interface oxyde de grille/substrat en prenant la zone neutre du substrat comme référence.

Figure I.3 – Structure de bandes du transistor n-MOS en régime d’inversion sous l’effet d’une polarisation V

. ϕ

représente le potentiel de surface, ϕ

représente le potentiel de fermi,et V

le potentiel de quasi-fermi qui correspond à la différence des quasi-niveaux de fermi des porteurs majoritaires et minoritaires.

L’évaluation du potentiel de surface se fait par l’intermédiaire de l’équation de poisson qui permet d’exprimer les variations de potentiel électrostatique ϕ dans le semiconducteur en fonction de la charge espace ρ :

5

ϕ = − ρ (x, y)

(I.1)

Dans le cas d’un substrat de type p, la charge d’espace est composé de la concentration des dopants ionisés N

et des concentrations d’électrons et de trous libres :

ρ (x, y) = q · (p (x, y) − n (x, y) − N

) (I.2) Les concentrations d’électrons et de trous libres sont respectivement données par la statistique de Maxwell-Boltzmann :



 

 



 

 



n (x, y) = N

· exp ϕ (x, y) − V

(x) − 2ϕ

φ

!

p (x, y) = N

· exp ϕ (x, y) φ

! (I.3)

où φ

est la tension thermodynamique qui vaut kT /q. ϕ

est le potentiel de fermi in-

trinsèque qui vaut φ

· ln(N

/n

) avec n

la densité de porteurs intrinsèque. V

représente

I.2. Le transistor MOS à effet de champ le potentiel de quasi-fermi des électrons et varie de V

de la source à V

au drain.

Dans le but d’obtenir une solution analytique à l’évaluation du potentiel de surface, l’approximation du canal graduel est faite. Elle considère que la variation de la compo- sante du champ électrique due à la tension drain-source est négligeable devant celle due à la variation de la tension grille-substrat.

L’équation de poisson I.1 devient donc :

∂

ϕ (x, y)

∂y

≈ qN

·

"

− exp

"

ϕ (x, y) φ

#

+ exp

"

ϕ (x, y) − V

(x) − 2ϕ

φ

#

+ 1

#

(I.4) La résolution de cette équation en association avec le théorème de Gauss permet simplement d’exprimer la charge dans le semiconducteur [1] comme suit :

Q

=

∂ϕ (x, y)

∂y

= ± ^q 2q

N

(

ϕ

(x) + φ

"

exp −ϕ

(x) φ

!

− 1

#

+φ

exp −V

(x) − 2ϕ

φ

! "

exp −ϕ

(x) φ

!

− 1

#)

(I.5) La charge étant positive en régime d’accumulation et négative en régime d’inversion.

En appliquant le théorème de Gauss à l’interface de l’oxyde, la charge présente dans le semiconducteur s’exprime telle que :

Q

(x) = −C

·

V

− φ

+ Q

C

− ϕ

(x)

(I.6) où Q

est la charge totale de l’oxyde normalisée à l’interface et C

représente la capacité de l’oxyde de grille par unité de surface.

Des équations I.7 et I.6, on obtient une relation implicite pour le potentiel de surface, qui est donnée par :











V

− φ

+ Q

C

− ϕ

(x) γ











2

=

(

ϕ

(x) + φ

"

exp −ϕ

(x) φ

!

− 1

#

(I.7)

+φ

exp −V

(x) − 2ϕ

φ

! "

exp −ϕ

(x) φ

!

− 1

#)

avec γ qui est défini comme le facteur de substrat et égal à √

2q

N

/C

.

Chapitre I. Principe de fonctionnement et modélisation du transistor MOS

Figure I.4 – Simulation du potentiel de surface en fonction de sa position le long du canal du transistor en partant de la source (ϕ

) vers le drain (ϕ

) [2]

La Figure I.4 illustre la variation du potentiel de surface le long du canal en régime d’inversion forte. Comme on va le voir dans la suite de ce chapitre, la connaissance du potentiel de surface pour les couples (V

, V

) est indispensable pour l’évaluation de tous les paramètres électriques du transistor MOS. En effet, le paragraphe suivant se base uni- quement sur le potentiel de surface pour le calcul des charges qui elles-mêmes serviront pour l’évaluation du courant de drain du transistor MOS.

De plus, comme défini dans le Tableau I.1, les différents régimes de fonctionnement du MOS peuvent être décrits au travers du potentiel de surface ϕ

et du potentiel intrinsèque de Fermi ϕ

.

Tableau I.1 – Correspondances entre le potentiel de surface et les différents régimes de fonctionnement du transistor MOS.

Régime de fonctionnement Valeur du potentiel de surface Accumulation ϕ

< 0

Bandes plates ϕ

= 0

Déplétion 0 < ϕ

< ϕ

Inversion faible ϕ

< ϕ

< 2 · ϕ

Inversion forte ϕ

> 2 · ϕ

I.2. Le transistor MOS à effet de champ

I.2.2.b Le calcul des charges

Concernant les charges présentes dans la structure, il faut prendre en considération trois types de charges :

– la charge de la grille Q

.

– la charge totale de l’oxyde Q

englobant les charges fixes, les charges d’interface, les charges piégées qui seront détaillées au Chapitre II.

– La charge du semiconducteur Q

.

Le bilan des charges de la structure MOS étant neutre :

Q

+ Q

+ Q

= 0 (I.8)

Dans le but de modéliser le courant circulant entre la source et le drain (I

), il est essentiel de déterminer la charge d’inversion. Comme décrit dans le paragraphe précédent, la charge du semiconducteur est composée de la charge d’inversion Q

et de la charge de déplétion du substrat Q

. D’où :

Q

(x) = Q

(x) − Q

(x) (I.9)

Comme défini à l’équation I.6, en appliquant le théorème de Gauss à l’interface de l’oxyde, la charge présente dans le semiconducteur s’exprime telle que :

Q

(x) = −C

·

V

− φ

+ Q

C

− ϕ

(x)

(I.10)

Aussi, la charge de déplétion présente dans le substrat est définie comme :

Q

(x) = −q · d

(x) · N

(I.11)

où N

représente le dopage du substrat, et d

la zone de charge espace (ZCE) qui est donnée par :

d

(x) =

s 2 ·

·

· ϕ

(x)

q · N

(I.12)

avec

et

sont les permittivités respectives du vide et du Silicium.

Ainsi, il est possible d’écrire la charge de déplétion du substrat sous la forme suivante :

Q

(x) = −γ · C

· ^q ϕ

(x) (I.13)

Chapitre I. Principe de fonctionnement et modélisation du transistor MOS

Au final, en intégrant les équations I.10 et I.13 à l’équation I.9, on obtient l’expression de la charge totale dans le semiconducteur dans la condition d’inversion :

Q

(x) = −C

·

V

− φ

+ Q

C

− ϕ

(x) − γ ^q ϕ

(x)

(I.14) L’expression de la charge d’inversion permet d’exprimer la tension de bande plate (V

) et de seuil (V

) :

V

=φ

− Q

/C

(I.15)

V

=V

+ 2 · ϕ

+ γ √

2 · ϕ

(I.16)

I.2.3 Le régime statique

L’évaluation des charges permet d’exprimer le courant de drain du transistor en fonc- tion du potentiel de surface. De manière générale, lorsque la charge d’inversion est crée (V

> V

) et qu’une tension est appliquée entre la source et le drain (V

), il est pos- sible de considérer que la conduction dans le canal est régie par le gradient du potentiel de Fermi qui vaut −dV /dx. Le courant de drain peut ainsi s’exprimer selon :

I

(x) = −W µ

Q

(x) dV

dx (I.17)

µ

étant la mobilité. C’est un paramètre clé qui gouverne le niveau du courant de drain à polarisation fixe. La mobilité peut être affectée par 3 principaux mécanismes :

– les interactions avec les phonons – les interactions coulombiennes

– les interactions avec la rugosité de surface

Pour définir le courant de drain il est nécessaire d’exprimer l’équation I.17 en terme de potentiel de surface :

I

(x) = −W µ

Q

(x) dV

dϕ

dϕ

dx (I.18)

L’équation I.18 se résout en évaluant la variation du potentiel de quasi-fermi en fonc- tion du potentiel de surface par l’équation I.7 comme décrit en [3]. Cette résolution permet d’obtenir l’équation du courant de drain, aussi appelée modèle en feuille de charge :

I

(x) = −W µ

Q

(x) dϕ

dx

| {z }

Idrif t

+ W µ

Q

(x) dQ

dx

| {z }

Idif f

(I.19)

Cette équation met clairement en évidence les deux composantes permettant de décrire

le courant de drain. Le courant de drain est composé du courant de conduction (drift) et

I.2. Le transistor MOS à effet de champ

(a) (b)

Figure I.5 – (a) Potentiel de surface évalué à la source et au drain en fonction de la tension de grille qui défini les conditions limites nécessaires à l’évaluation du courant de drain. (b) Courant de drain du transistor en fonction de la tension de grille mettant en avant les deux composantes de conduction et de diffusion.

du courant de diffusion (diff). Comme illustré par la Figure I.5, il est possible de l’évaluer complètement en l’intégrant aux conditions limites suivantes :







ϕ

pour x = 0

ϕ

pour x = L (I.20)

L’évaluation du potentiel de surface pour le couple x = [0, L] et pour différentes conditions de tensions de grille est réalisée de manière itérative en partant de l’équation implicite I.7. D’une manière générale, l’expression du courant de drain peut être simplifiée en régime d’inversion forte en tenant compte de la condition suivante :

ϕ

(x) − V (x) = 2 · ϕ

(I.21)

On obtient alors les conditions limites définies à l’équation I.20 telles que :







ϕ

= 2 · ϕ

ϕ

= 2 · ϕ

+ V

(I.22)

Ainsi, à faible V

, lorsque le canal est uniforme sur toute la longueur du canal, le courant de drain est en régime linéaire qui vaut :

I

= W

L µ

C

·

"

(V

− V

) V

− V

2

#

(I.23)

A une certaine valeur de V

qui sera noté V

, le canal n’est plus uniforme sur toute

la longueur L laissant apparaitre une zone de pincement localisé au niveau du drain et

entrainant Q

(L) = 0. Ceci indique que le régime saturé est atteint et le courant de drain

Chapitre I. Principe de fonctionnement et modélisation du transistor MOS

I

caractéristique du point de pincement est donné en se reportant à l’équation I.23 : I

= W

L µ

C

·

"

(V

− V

) V

− V

2

#

(I.24) Au-delà de V

, la distance l

entre point de pincement et drain augmente au fur et à mesure que V

augmente. Le courant saturé sera noté I

et vaut :

I

= I

· L

L − l

(I.25)

avec l

=

s 2

qN

· (V

− V

)

I.2.4 Le régime dynamique

I.2.4.a L’approche quasi-statique et ses limitations

Jusqu’à présent la description du transistor MOS a reposé sur une approche statique en considérant l’application de tensions constantes (DC). Cependant, dans un circuit le transistor est soumis à l’application de signaux variables. C’est pourquoi il est important d’étendre l’étude précédente et de s’intéresser à la variation des charges détaillées au paragraphe I.2.2.b dans le cadre d’un fonctionnement dynamique.

Figure I.6 – Structure simplifiée de la partie intrinsèque du transistor MOS permettant de définir les charges et courants lors d’un fonctionnement dynamique du transistor

Considérons le transistor MOS sous une forme simplifiée en intégrant à sa partie

intrinsèque quatre sources de tensions DC, V

, V

, V

et V

(Figure I.6). Si on néglige les

courants de fuite, le seul courant présent dans le transistor est le courant de conduction

I

dû au flux de porteurs circulant au travers de la charge d’inversion. Comme détaillé

en I.2.2 et I.2.3, le courant I

et les différentes charges Q

, Q

, et Q

peuvent être

I.2. Le transistor MOS à effet de champ exprimés en fonction des quatre tensions appliquées aux bornes de la structure, d’où :

I

=I

(V

, V

, V

, V

)

I

= − I

(V

, V

, V

, V

) (I.26) I

=I

= 0

De même, les charges Q

, Q

, et Q

peuvent s’exprimer en fonction des quatre tensions appliquées aux terminaux par l’équation I.27. Il est important de noter que Q

, et Q

sont des charges stockées au sein du transistor alors que Q

est induite par un flux d’électrons constant généré par la différence de potentiel appliquée entre la source et le drain.

Q

=f

(V

, V

, V

, V

)

Q

=f

(V

, V

, V

, V

) (I.27) Q

=f

(V

, V

, V

, V

)

Considérons maintenant que les tensions appliquées aux bornes du MOS varient au cours du temps. Si les tensions varient suffisamment lentement (i.e. le temps de transit τ dans la charge d’inversion des électrons de la source vers le drain est très faible devant la période de la tension appliquée), alors la redistribution des charges peut être considérée comme instantanée et il n’y aura aucun déphasage lié à la constante de temps τ . Ceci correspond à l’hypothèse quasi-statique et de ce fait les charges peuvent s’exprimer à nouveau par les fonctions de l’équation I.27.

Q

(t) =f

(V

(t), V

(t), V

(t), V

(t))

Q

(t) =f

(V

(t), V

(t), V

(t), V

(t)) (I.28) Q

(t) =f

(V

(t), V

(t), V

(t), V

(t))

Par contre ce raisonnement ne peut pas être appliqué aux courants. Dans des conditions

dynamiques il faut considérer deux points supplémentaires. D’une part, les courants de

grille et de substrat sont dus aux variations de leurs charges respectives. D’autre part,

les courants de source et de drain sont exprimés par deux composantes : le courant de

transport et le courant de charge. Le courant de conduction dépend uniquement de la

valeur instantanée des tensions aux bornes des terminaux et peut être déterminé par le cas

DC. Le courant de charge correspond à la variation de la charge d’inversion. Les courants

transitoires peuvent ainsi être évalués par l’intermédiaire de l’équation de continuité et

Chapitre I. Principe de fonctionnement et modélisation du transistor MOS sont détaillés dans [4].

I

(t) = dQ

dt I

(t) − I

(t) = dQ

dt

(I.29)

Il est important de noter que les charges et les courants décrits par les équations I.28 et I.29 ont une limite fréquentielle de validité qui peut être déterminée par l’intermédiaire d’une pulsation de référence ω

[1] :

ω

= µ · (V

− V

)

γ · L

(I.30)

Lorsque la fréquence des signaux est supérieure à ω

, des effets non quasi-statiques doivent être pris en compte. Il n’est plus possible de négliger le temps de transit τ qui devient comparable à la période du signal et le transistor MOS ne peut plus simplement être décrit par les équations de l’électrostatique [5].

I.2.5 Les capacités et paramètres petits signaux

En se référant au paragraphe précédent, il en découle que le comportement dyna- mique du transistor induit une réponse capacitive liée à la variation des charges stockées.

Cette variation de charge ne pourra être simplement modélisée que dans des conditions petit signal i.e. lorsque le signal appliqué au transistor est suffisamment faible pour que le transistor fonctionne dans son régime linéaire. En ce qui concerne les capacités, elles sont composées de la partie intrinsèque et de la partie extrinsèque du transistor. Dans ce paragraphe, seule la partie intrinsèque sera étudiée, la partie extrinsèque sera détaillée au paragraphe I.3.

En se plaçant dans des conditions quasi-statiques, la modélisation physique des charges du transistor a déjà été développée et il a été ainsi possible d’aboutir au modèle de charges suivant :

Q

= −Q

=C

· (V

− V

− ϕ

) Q

= − γ · C

· √

ϕ

Q

= − C

· (V

− V

− ϕ

) − Q

(I.31)

Afin de pouvoir complètement modéliser les effets capacitifs, il est nécessaire d’avoir

accès aux charges relatives à chaque terminal i.e. les charges Q

, Q

, Q

, Q

associées

respectivement à la grille, le substrat, le drain et la source. Les charges présentes au

niveau de la grille (Q

) et du substrat (Q

) sont clairement définies par l’équation I.31.

I.2. Le transistor MOS à effet de champ En revanche, les charges du drain (Q

) et de la source (Q

) ne peuvent être obtenues que par l’intermédiaire de la charge d’inversion (Q

). Pour cela, diverses méthodes, visant à partitionner la charge d’inversion présente dans le canal en deux charges Q

et Q

, ont été développées. La méthode la plus utilisée est celle proposée par Ward [6] qui en se basant sur l’équation 1-D de continuité propose un partitionnement de la charge d’inversion avec un ratio 40/60 pour le drain et la source. Cette méthode, validée expérimentalement sous des conditions quasi-statiques, permet d’obtenir l’expression des charges Q

et Q

:

Q

=W ·

Z

1 − y L

Q

(y) · dy Q

=W ·

Z

y

L Q

(y) · dy

(I.32)

où L représente la longueur du canal.

Maintenant que les charges des différents terminaux Q

(j = G, D, S, B) sont définies, il est possible en se basant sur l’hypothèse quasi-statique d’écrire le courant de charge tel que :

dQ

dt = ∂Q

∂V

dV

dt + ∂Q

∂V

dV

dt + ∂Q

∂V

dV

dt + ∂Q

∂V

dV

dt (I.33)

De l’équation I.33, il est possible de définir la matrice 4 × 4 représentant les courants de charge en fonction des capacités intrinsèques du transistor dans un fonctionnement quasi-statique :

















dQ

/dt dQ

/dt dQ

/dt dQ

/dt

















=

















C

C

C

C

C

C

C

C

C

C

C

C

C

C

C

C

































dV

/dt dV

/dt dV

/dt dV

/dt

















avec C

=



 



 



− ∂Q

∂V

, si j 6= k

∂Q

∂V

, si j = k

(I.34)

Les 16 capacités ne sont pas linéairement indépendantes. En tenant compte de la loi de conservation des charges, les relations entre capacités se simplifient telles que :

C

=C

+ C

+ C

= C

+ C

+ C

C

=C

+ C

+ C

= C

+ C

+ C

C

=C

+ C

+ C

= C

+ C

+ C

C

=C

+ C

+ C

= C

+ C

+ C

(I.35)

D’après le système d’équations précédent, 9 capacités sont linéairement indépendantes

et suffisent donc à déterminer le modèle capacitif complet. D’une manière générale, les

Chapitre I. Principe de fonctionnement et modélisation du transistor MOS capacités choisies sont : C

, C

, C

, C

, C

, C

, C

, C

, et C

.

Pour compléter le descriptif des paramètres petits signaux du transistor, il est néces- saire d’aborder le concept de transconductance. La variation du courant de drain induite par une variation petit signal de la tension d’un des quatre terminaux est représentée par :

g

= ∂I

∂V

DS,VBS

, g

= ∂I

∂V

GS,VBS

, g

= ∂I

∂V

GS,VDS

(I.36) qui sont respectivement la transconductance de grille, la conductance et la transcon- ductance de substrat. La transconductance de grille g

et la conductance g

sont des paramètres très important lors de la conception de circuit analogiques. Le g

traduit la mise en mouvement de Q

et le g

définit le gain du dispositif.

I.2.5.a Le transistor MOS en amplificateur de signal

I.2.5.a.1 Principe de fonctionnement

En plus de sa fonction de commutateur, le transistor est utilisé en tant qu’amplificateur de signal. C’est le régime de saturation qui est le plus souvent utilisé pour amplifier un signal. En effet, comme le montre l’équation I.25 dans le cas du régime saturé, le courant de drain est indépendant de la tension drain-source V

et suit la tension grille-source V

selon une loi quadratique.

Ainsi, afin d’expliquer ce type de fonctionnement, considérons le schéma de la Fi- gure I.7. La source du transistor est reliée à la masse et une résistance R relie le drain à la borne positive d’une source de tension DC V

. Le point de repos I

est fixé à l’aide d’une tension DC sur la grille V

. En considérant que le transistor peut être représenté par une résistance variable contrôlée par la tension de grille V

, lors de l’application d’un signal sur la grille on obtient un pont diviseur de tension dans lequel une des résistances est contrôlée par une tension.

Soit la tension instantanée appliquée entre la grille et la source :

V

(t) = V

+ v

(t) (I.37)

où V

représente le point de repos statique et v

(t) représente le signal appliqué au cours du temps. A chaque instant le point de fonctionnement du transistor se situe sur la courbe I

− V

qui correspond à la valeur de V

(t) à cet instant.

En exprimant la loi des mailles pour la maille de sortie, il est possible de déterminer

le point de fonctionnement par l’intermédiaire de la tension d’alimentation V

et de la

I.2. Le transistor MOS à effet de champ résistance R.

V

= V

+ R · I

(I.38)

et donc :

I

= V

R + 1

R · V

(I.39)

Cette équation linéaire peut être représentée dans le plan I

− V

par une droite de pente −1/R appelée droite de charge. Elle permet d’obtenir le point de fonctionnement en sortie du transistor. La Figure I.7 montre la construction graphique permettant d’obtenir la forme du signal de sortie à partir du réseau de caractéristiques du transistor. Ainsi le point de fonctionnement instantané du transistor se situe toujours à l’intersection de la droite de charge et de la courbe caractéristique I

− V

correspondant à la valeur instantanée de V

.

I.2.5.a.2 Les classes de fonctionnement

Le transistor ne commence à conduire un courant significatif que lorsque la tension de grille se situe au dessus de la tension de seuil. Pour que le transistor amplifie, il faut donc lui appliquer une tension supérieure à la tension de seuil et comme défini précédemment la tension de sortie sera fixée par la droite de charge. C’est ainsi qu’il est nécessaire de polariser le transistor à un point de repos statique pour pouvoir lui appliquer un signal à amplifier. Le choix de ce point de repos influence le comportement du transistor lors de son fonctionnement et c’est pour cela que des classes de fonctionnement sont définies permettant de connaitre la façon dont il a été polarisé.

Les différentes classes de fonctionnement [7] sont représentées sur la Figure I.8. Cette figure montre les différentes formes du signal statique en fonction du point de repos choisi et le Tableau I.2 résume les différentes classes de fonctionnement :

Tableau I.2 – Correspondances entre les classes de fonctionnement et le pourcentage du signal d’entrée utilisé.

Classes de fonctionnement Pourcentage du signal d’entrée utilisé

A 100%

B 50%

AB 50 − 100%

C 0 − 50%

Chapitre I. Principe de fonctionnement et modélisation du transistor MOS

Figure I.7 – Analyse graphique de la fonction d’amplification d’un transistor MOSFET

lors de l’application d’un signal triangulaire en entrée (Grille).

I.2. Le transistor MOS à effet de champ

Figure I.8 – Représentation des classes de fonctionnement d’un transistor en fonction

du choix de son point de repos défini sur la droite de charge.

Chapitre I. Principe de fonctionnement et modélisation du transistor MOS

I.3 Les éléments parasites du MOSFET

I.3.1 Introduction

La partie précédente a permis de décrire le fonctionnement « simplifié » du transistor au travers des effets intrinsèques i.e. courants et capacités. Cependant, il faut tenir compte des effets extrinsèques en sus qui sont induits notamment par les accès aux terminaux du transistor, les espaceurs, les jonctions drain/source et le substrat.

Il est aussi important de noter que dans le but de mieux contrôler la longueur du canal et le profil de la tension de seuil, des extensions de jonctions, appelées LDD

, sont employées. Ces extensions sont réalisées sous la grille avec un dopage moins profond que le dopage des source et drain. Au niveau du fonctionnement du transistor, la présence de LDD se rajoute aux effets extrinsèques précédemment cités et peut être mise en avant par la Figure I.9 qui compare les caractéristiques de deux transistors présentant des niveaux de dopage des LDD différents.

Figure I.9 – Variation (%) du I

, µ

et R

pour deux dopages différents des LDD (1.1015 et 5.1014at/cm

) dans le cas d’un pMOSFET.

Ces effets, détaillés dans cette partie, sont représentés par des éléments capacitifs et résistifs parasites entrainant une réduction des courants et une augmentation des capacités du transistor, pouvant affecter le temps de transit de celui-ci.

b. LDD : Lightly Doped Drain

I.3. Les éléments parasites du MOSFET

I.3.2 Les capacités parasites I.3.2.a Les capacités de jonction

Les capacités de jonction proviennent de la variation de la zone de charge d’espace source/substrat (respectivement drain/substrat) générée lors de l’application d’une ten- sion V au niveau de la source ou du drain. En se référant à l’Annexe A, la capacité de jonction totale C

peut être décrite par une capacité surfacique (C

) et deux capacités périmètriques (C

et C

) comme illustré en Figure I.10. Elle peut s’exprimer telle que :

C

= S · C

(1 − V /φ

)

+ P

· C

(1 − V /φ

)

+ P

· C

(1 − V /φ

)

(I.40) où S, P

et P

représentent respectivement la surface inférieure, le périmètre interieur et extérieur. C

représente les capacités pour une tension nulle au niveau du sub- strat. φ

et m1(2, 3) correspondent respectivement aux potentiels de jonction qui dépendent du profil de dopage, et aux coefficients de gradient.

Figure I.10 – Capacités de jonction surfacique (C

) et périmétriques (C

et C

) générée autour de la source (ou drain) par la zone de déplétion.

I.3.2.b Les capacités de grille

Au niveau des LDD, des capacités parasites de grilles sont présentes. Elles sont clai- rement dissociées de la capacité intrinsèque et cela est mis en évidence par la Figure I.11 qui représente les capacités grille-drain (C

) d’un transistor en fonction de la tension de grille V

pour différentes longueurs de grille. Le point de croisement marque la séparation des deux composantes.

Comme illustré par la Figure I.12, la capacité extrinsèque C

peut être modélisée par trois capacités en parallèle :

– la capacité directe de recouvrement C

entre la grille et le drain (source), – la capacité de bord interne C

du coté du canal,

– la capacité de bord externe C

entre la grille et le drain (source).

Chapitre I. Principe de fonctionnement et modélisation du transistor MOS

Figure I.11 – Capacité grille-drain en fonction de la tension de grille pour différentes longueurs de transistor. La partie extrinsèque est dominante à faible tension.

Figure I.12 – Schéma représentant les différentes capacités extrinsèques présentes au niveau du drain.

L’expression de la capacité extrinsèque maximale atteinte lorsque la tension de grille augmente au-delà de la tension de bande plate est détaillée dans [8] et vaut :

C

= C

· L

(V

)

| {z }

Cov

+

α

ln

1 + t

t

| {z }

Cof

+ 2

α

ln

1 + X

t

sin (α

)

| {z }

Cif

(I.41)

I.3. Les éléments parasites du MOSFET

I.3.3 Les résistances parasites

La présence des accès et des LDD introduisent un effet résistif supplémentaire. Ceci se traduit par une diminution du courant de drain et de la transconductance.

Figure I.13 – Représentation de la zone de LDD côté source d’un transistor en (a) et son schéma électrique concernant la partie résistive en (b). La symétrique s’applique du côté du drain.

La Figure I.13 représente les différentes origines physiques des résistances parasites au niveau de la source ou du drain et qui peuvent être attribuées à [9, 10] :

– La résistance de contact R

qui se situe entre le métal/siliciure et le début de la région de l’implantation source/drain.

– La résistance de couche R

qui est due à la zone d’implantation source/drain et qui dépend donc du niveau et de la profondeur du dopage.

– La résistance de la couche d’accumulation R

au niveau de la zone de recouvrement qui est générée lors de l’application d’une tension positive sur la grille.

– En dessous de la couche d’accumulation dans la région source/drain, la résistance d’injection R

constitue un chemin parallèle à celui constitué par la résistance d’accumulation R

.

– La couche d’accumulation des LDD crée un accès vers la couche d’inversion du canal pour les électrons. Ceci se traduit par une résistance R

.

De cette description, l’expression de la résistance parasite équivalente peut s’écrire : R

= (R

+ R

) +

"

R

(V

) R

R

(V

) + R

#

+ R

(V

, V

) (I.42)