EXAMEN MEA 3
èreAnnée Systèmes Logiques
Mars 2014
Problème 1 :
Un circuit logique synchronisé par une horloge H, possède une entrée E et deux sorties S1 et S2. Ce circuit doit analyser la structure de mots de 16 bits arrivant en série sur son entrée E.
Tant que le 16ème bit d’un mot n’est pas présent sur l’entrée E, on doit avoir S1=S2=0.
Lorsque le 16ème bit est présent sur l’entrée E on doit avoir S2=1 et S1= 0 ou 1 en fonction du nombre de transitions générées sur l’entrée E par le mot reçu (S1=0 si le nombre de transitions est inférieur ou égal à 1, S1=1 si le nombre de transitions est supérieur à 1).
Exemple : 0111 1111 1111 1111 => 1seule transition => S1=0 0101 1111 1111 0000 => 4 transitions => S1 = 1
Ce dispositif peut être partitionné en 2 machines ; un compteur par 16 et une machine d’état M spécifique. Le compteur par 16 génère une sortie T16 prenant la valeur « 1 » uniquement sur la 16ème combinaison (ou en d’autres termes lorsque le 16ème bit du mot d’entrée E est présent sur la machine M.
H
Compt
T16 E S1
M S2
La structure du compteur étant supposée connue, on ne s’occupera ici que de la machine M.
On réalisera les premières étapes du processus de synthèse jusqu’à obtenir la table d’état codée (il n’est pas demandé d’établir les équations des entrées de bascules et de la sortie).
Le choix du type de machine (Moore ou Mealy) est libre.
Réaliser la synthèse de ce système.
Problème 3 : Soit un système séquentiel asynchrone disposant de deux entrées T et H et d’une sortie Q fonctionnant de la manière suivante :
Quand H passe de 0 à 1 : Si T = 0, Q = Q (Q reste inchangé) Si T = 1, Q = Q’ (Q est inversé)
Q n’est pas modifié lorsque H passe de 1 à 0 ou si H n’est pas modifié Réaliser la synthèse de ce système.
TSVP
Problème 3 :
Soit la table d’état d’un système asynchrone suivante : - Déterminer la table d’états réduite,
- Déterminer un codage permettant d’éviter tout aléas de fonctionnement.
- Coder la table des phases réduite.
Etats Etats Suivants
00 01 11 10 (e1,e2)
1 1 2 - 3 2 1 2 8 - 3 1 - 8 3 4 1 4 6 -
5 1 - 6 5 6 - 4 6 5
7 7 2 - 5 8 - 2 8 5
