MEA 2

MEA 2

Année

Systèmes Logiques - Janvier 2007

Durée 2h - Document autorisé : 1 page de notes

Problème 1: Soit la fonction F(a,b,c,d) suivante :

F = d’c’b’a’ + d’c’ba + d’c’ba’ + d’cba + d’cba’ + dcb’a + dcba + dcba’ + dc’b’a’ + dc'b’a + dc'ba' - Déterminer la base première complète de F par la méthode de Quine Mc Cluskey

- Minimiser la fonction F en transformant le problème en un problème de minimisation d’une fonction entière sous contraintes et en appliquant l’algorithme de « Branch & Bound » Problème 2 : A partir d’une bascule D, réaliser :

- une bascule JK - une bascule T

- une bascule D avec remise à zéro (RAZ) et remise à 1 (RAU) synchrone.

- une bascule D avec signal d’inhibition (Inhib)

Problème 3 : A l’aide de bascules T, réaliser un compteur/décompteur par 42 disposant d’un signal de commande (C) permettant de positionner le compteur/décompteur en mode comptage (C=0) ou en mode décomptage (C=1).

Pour réaliser ce système on se servira des propriétés suivantes observées sur les cycles de comptage et de décomptage des compteurs binaires:

Mode Compteur : - la première sortie (Q0 : poids faible) commute à chaque « coup » d’horloge - la deuxième sortie (Q1) commute lorsque Q0=1

- la troisième sortie (Q2) commute lorsque Q0=1 et Q1=1

- etc …

Mode Décompteur : - la première sortie (Q0 : poids faible) commute à chaque « coup » d’horloge - la deuxième sortie (Q1) commute lorsque Q0=0

- la troisième sortie (Q2) commute lorsque Q0=0 et Q1=0

- etc …

Problème 4 : Un circuit logique synchronisé par une horloge H, possède une entrée E et deux sorties S1 et S2.

Ce circuit doit analyser la structure de mots de 8 bits arrivant en série sur son entrée E. Lorsqu’un des 7 premiers bits d’un mot est présent sur l’entrée E, on doit avoir S1=S2=0. Lorsque le 8^ème bit est présent sur l’entrée E on doit avoir S2=1 et S1=0 ou 1 en fonction du nombre de transitions générées sur l’entrée E par le mot reçu (S1=0 si le nombre de transitions est inférieur ou égal à 1, S1=1 si le nombre de transitions est supérieur à 1).

Exemple : 0111 1111 => 1 seule transition => S1=0 0101 1111 => 3 transitions => S1 = 1 Concevoir ce dispositif.

Problème 5 : Soit un système séquentiel asynchrone disposant de deux entrées E1 et E2 et d’une sortie S répondant au cahier des charges suivant :

E1 et E2 ne peuvent varier simultanément.

Lorsque E2 passe de 0 à 1, si E1 = 1 alors S prend la valeur inverse de celle qu’elle avait précédemment (avant la commutation de E2).

Dans tous les autre cas, S reste inchangé.

- Quel système décrit ce cahier des charges ? - Faire synthèse de ce système asynchrone.

Problème 6 : Soit la fonction logique : a (be+c+d) (bf+abcdf').

Donner l'implantation en CMOS de cette fonction directement au niveau transistor sachant que la technologie utilisée ne permet pas de mettre plus de 3 transistors en série ou en parallèle.

FIN