MAÎTRISE EEA Systèmes Logiques Session de Septembre 1999
1 : Concevoir un circuit logique recevant sur ses entrées 2 nombres A et B codés en binaire naturel sur 4 bits (A=a3,a2,a1,a0 et B=b3,b2,b1,b0) et une sortie S sur 1 bit. Ce circuit doit réaliser la fonction suivante : S = 1 si et seulement si la différence A-B est négative et puissance de 2.
a3 a2 a1 a0 b3 b2 b1 b0
Figure 1 S
2- Concevoir un système logique permettant de générer le complément à 2 de nombres N de 4 bits arrivant en série sur une entrée E (poids faible en tête). Le résultat est produit en série sur une sortie S (toujours poids faible en tête). Les nombres (N) se succèdent directement. Le système est synchronisé par une horloge H (Figure 2).
... E S
N H
Figure 2 3 : Système séquentiel asynchrone
Soit la table des phases réduite présentée sur la figure 3.
- Déterminer un codage permettant d’éviter tout aléas de fonctionnement.
- Coder la table des phases réduite.
Etats Etats Suivants
00 01 11 10 (e1,e2) a (1,2,3) 1 2 8 3
b(4,5,6) 1 4 6 5 Figure 3 c(7,8) 7 2 8 5
4 : Concevoir un compteur / décompteur par 10 commandé par une entrée C permettant de commuter les modes comptage et décomptage. La commutation entre les deux modes ne doit en aucun cas modifier l’état du
compteur (comptage / décomptage à partir de l’état en cours). Pour réaliser ce système, on utilisera des bascules D et on s’interdira toute logique sur les signaux d’horloge, reset et preset.
