MAITRISE EEA
Systèmes Logiques - Septembre 2000
1: Minimisation
a. Par la méthode de Quine Mc Cluskey, déterminer la base première complète de la fonction multiple composée des deux fonctions simples F1 et F2 suivantes :
Id (F1) = R1(0,5,6,7,10,11,12,15) + RΦ(2,8,9) Id (F2) = R1(4,5,7,12,15)
b- Déterminer une expression de chacune des deux fonctions qui minimise le nombre de portes global nécessaire à la réalisation de ces fonctions. On utilisera pour cela une table de choix.
2: Synthèse de compteur
En privilégiant le raisonnement (synthèse intuitive) à la méthode d'Huffman Mealy, réaliser un compteur/décompteur "synchrone" par 5 à base de bascules D, possédant 2 entrées de contrôle "Select" et "Inib".
- "Select" permet de sélectionner le mode comptage ou le mode décomptage.
-
"Inib" permet d'inhiber le fonctionnement du compteur/décompteur (conservation de l'état même s'il y a des coups d'horloge)Nota: Le compteur doit être entièrement synchrone et en particulier, la commutation de l'entrée de sélection ne doit pas entraîner de modification directe des sorties du compteur/décompteur. En d'autres termes, toute modification des sorties du compteurs ne peut être engendrée que par une transition active du signal d'horloge (front descendant ou front montant). De plus, on s'interdit toute logique sur le signal d'horloge.
3 : Synthèse d’un système séquentiel synchrone
Faire la synthèse d’un circuit logique synchronisé par une horloge H, possédant une entrée "e" et une sortie "s"
(Figure 1). Ce circuit doit réaliser le complément à 2 de nombres N de 4 bits arrivant en série sur son entrée "e"
(poids faible en tête). Les nombres exprimés en complément à 2 sont restitués en série sur la sortie "s" du circuit (poids faible en tête).
Le choix du type de machine (Moore ou Mealy) est libre.
On se limitera à donner :
- Le graphe d’état du système - La table d’états
- La table d’états réduite
Nota : Pour déterminer le complément à 2 on utilisera l’algorithme suivant:
- Scruter le nombre N à partir des poids faibles - Tant que les bits rencontrés sont à 0, les conserver - Conserver le premier 1
- Inverser tous les bits suivants
... e s
Nombres de 4 Bits Figure 1
H
Deuxième partie : (Option Automatique uniquement)
4: Synthèse d'un système séquentiel asynchrone
Réaliser un système séquentiel asynchrone disposant de deux entrées D et H et d’une sortie Q fonctionnant de la manière suivante :
Qn+1 = D si H passe de 0 à 1
Qn+1 = Qn si H passe de 1 à 0 ou si H n’est pas modifié
