ERII 4
èmeAnnée
Systèmes Logiques - Janvier 2009
(Durée 2h, Document autorisé : 1 pages de notes)
Problème 1 :
Soit la fonction logique f(a,b,c,d) = (a+c) (be+c+d) (bf+abcdf').
1/ Donner l'implantation en CMOS de cette fonction directement au niveau transistor sachant que la technologie utilisée ne permet pas de mettre plus de 3 transistors en série ou en parallèle.
2/ Donner une implantation minimisée en surface en utilisant la bibliothèque de portes composée de {INV, AND2, OR2, AOI21, AOI22, OAI21, OAI22} de surface respective (1, 2, 2, 3, 4, 4, 4).
Problème 2 :
Soit la fonction f=a'b'c+bc'd+ac'd' 1/ Construire un BDD de f
2/ En utilisant le formalisme des BDDs, montrer que a'c'd est inclus dans f et que a'bd n'est pas inclus dans f
Problème 3 :
Un système synchrone cadencé par une horloge H de fréquence 1Mhz doit générer 2 signaux cycliques nommés CONV et SCLK. Le chronogramme décrivant un cycle de ces 2 signaux est représenté sur la figure suivante :
Le signal CONV doit être à 1 au début du cycle et repasser à 0 après 1us.
Le signal SCLK est un train de 16 impulsions de période égale à celle de l’horloge H, devant démarrer 10us après que le signal CONV soit repassé à 0.
Après la fin du train d’impulsion sur le signal SCLK, un temps supérieur ou égal à 4us doit s’écouler jusqu’à la fin du cycle.
Réaliser ce système en utilisant des bascules D fonctionnant sur front descendant de l’horloge. Si un compteur doit être utilisé pour réaliser ce dispositif, on ne demande pas de décrire la structure interne de ce compteur.
TSVP
Problème 4 :
Soit un système séquentiel asynchrone disposant de deux entrées E1 et E2 et d’une sortie S répondant au cahier des charges suivant :
E1 et E2 ne peuvent pas commuter simultanément.
Lorsque E2 passe de 1 à 0, si E1 = 1, alors la sortie S prend la valeur inverse de celle qu’elle avait avant la commutation de E2.
Dans tous les autre cas, la sortie S reste inchangée.
Etablir le graphe d’états de ce système
Problème 5 :
Soit la table des phases primitive d’un système séquentiel asynchrone ayant 2 entrées (e1,e2) et une sortie S (Figure 1).
- Déterminer la table des phases réduites
- Déterminer un codage permettant d’éviter tout aléas de fonctionnement.
- Coder la table des phases réduite.
- Etablir les équations des variables secondaires - Etablir l’équation de la sortie (en machine rapide)
Etats e1e2 Etats Suivants Sortie
00 01 11 10 S
1 - 4 1 2 0
2 6 - 1 2 0 Figure 1 3 3 4 - 5 0
4 3 4 1 - 0
5 6 - 7 5 1
6 6 4 - 5 1
7 - 8 7 5 1
8 6 8 7 - 1
9 - 4 9 2 1
10 6 10 7 - 1
