Les ASIC (Application Specific Integrated Circuits)

Ces circuits, comme leur nom l’indique, sont dédiés à une application spécifique que ce soit dans le domaine du numérique (technologie CMOS) ou de l’analogique (technologie CMOS ou bipolaire). A l’heure actuelle, les techniques d’intégration permettent de combiner des fonctions numériques et analo- giques sur un même substrat : on qualifie alors ce procédé de mixte (AMS21_{) en technologie BiCMOS.} Nous pouvons cependant noter que les structures numériques connaissent un développement beaucoup plus rapide que les structures analogiques de par une forte répétabilité des fonctions mises en œuvre (porte logiques, horloges, convertisseurs...) et des moyens informatiques pour en automatiser le dévelop- pement. Cette intégration de l’électronique sur un même substrat offre finalement de nombreux avantages notamment en termes de performances (réduction des inter-connexions, thermique), d’encombrement (plusieurs fonctions sur une surface réduite) et de fiabilité. L’inconvénient majeur restant néanmoins la prise en main des outils de développement et des kits fondeur, ce qui implique un lourd investissement aussi bien d’un point de vue humain que financier (licences spécifiques).

1.3.2.1 Démarche de conception d’un ASIC

Phillip ALLENet Douglas HOLBERGdécrivent de manière synthétique les quatre étapes majeures à

respecter lors de la conception d’un circuit intégré sur puce [59]. 1. Conception schématique du circuit intégré ("schematic view"), 2. Implantation physique des composants ("layout"),

3. Fabrication chez un fondeur,

4. Tests de validation électrique et mise en production éventuelle du circuit.

En adaptant cette démarche de conception assez généraliste, nous pouvons représenter sous la forme d’un organigramme l’ensemble des étapes à suivre de la rédaction du cahier des charges à la fabrication (figure 1.22).

1.3.2.2 La technologie 0,35 µm SiGe BiCMOS de chez Austriamicrosystems®

Les ASIC développés dans le cadre de ce travail et dont une description sera faite dans les pro- chains chapitres sont issus de la technologie 0,35 µm SiGe BiCMOS de chez Austriamicrosystems®

(process S35D4M5) qui est compatible TSMC®_{0,35 µm (Taiwan Semiconductor Manufacturing Com-}

pany Limited®_{). La vue en coupe simplifiée relative à cette technologie est présentée en figure 1.23. Elle}

comporte typiquement quatre niveaux de métal et permet entre autre l’utilisation de transistors bipolaires à hétérojonction (HBT22_{) en complément des éléments de base que l’on retrouve dans une technolo-} gie CMOS classique (résistances, capacités, MOSFET...). Dans les technologies silicium classiques (Si CMOS et Si BJT), les transistors bipolaires réalisés à partir des jonctions PN sont généralement limités en performances pour fonctionner en hautes-fréquences : la valeur importante de la résistance parasite de base en est un des principaux facteurs. Une diminution de la valeur de cette résistance reste toute- fois possible en agissant soit sur le dopage initial (augmentation) soit sur l’implantation elle-même en réduisant la largeur de l’émetteur : des compromis restent néanmoins nécessaires. Dans le cas présent, la combinaison du silicium et du germanium formant la base du transistor offre de gros avantages tels que : des fréquences de transitions ( fT) de quelques dizaines de gigahertz, de meilleures performances en terme de bruit flicker et en bruit de phase, une meilleure dissipation de la puissance... et ce, pour des coûts relativement moindres en comparaison avec une technologie de type AsGa (Arsénure de Gallium). Une description théorique plus complète de ce type de transistor est proposée en [60].

FIGURE1.23 – Vue en coupe de la technologie S35D4M5 de chez Austriamicrosystems®_.

22. Heterojunction Bipolar Transistor : la base du transistor bipolaire est fabriquée à partir de deux matériaux semiconduc- teurs de propriétés physiques différentes : le silicium et le germanium. Les jonctions PN (base-collecteur et base-émetteur) obtenues sont du type : SiGe-Si.

1.3.2.3 Le procédé n-well : contraintes

Le caisson23_{est une zone du substrat dopée localement sur une profondeur importante. Ce dopage,} pouvant être soit de type n (excédent d’électrons) ou de type p (excédent de trous), va permettre d’implan- ter des transistors (MOSFET, bipolaires...) ainsi que d’autres composants adaptés à la RF. La technologie S35 du fondeur Austriamicrosystems®_{décrite précédemment est définie selon un procédé n-well}24_pour

laquelle la couche épitaxiée, globale à tout le substrat, va jouer le rôle de puits p. Ces zones dopées de- vant être polarisées électriquement, nous avons choisi de mettre en évidence les effets d’une variation du potentiel VB(polarisation du caisson) sur le comportement statique d’un transistor NMOS. Les courbes présentées en figure 1.24 (a) décrivent l’évolution du courant de drain (Id) en fonction de la tension de grille VGet ce, pour différentes valeurs de VBS.

FIGURE1.24 – Influence du V_BSsur la caractéristique Id= f (VGS) (a) et la tension de seuil VT H(b) d’un transistor NMOS (W = L = 125 µm et VDS= 1, 65 V).

D’après la figure 1.24 (b), nous observons une évolution significative de la tension de seuil du tran- sistor (VT H) affectant ainsi les conditions de fonctionnement de ce dernier. La nature du caisson étant imposée par la technologie mise en œuvre, certaines précautions doivent être prises lors du dévelop- pement des cellules afin d’en minimiser les effets. Considérons à ce titre le montage de la figure 1.25 composé de trois transistors MOSFET cascodés pouvant être de type N ou P. Nous avons recensé dans le tableau 1.4 les potentiels correspondants à la source et au "bulk" de ces transistors suivant chaque cas de figure, sachant que :

– Le caisson n utilisé lors de l’implantation des PMOS est isolé du substrat et peut donc être fixé à n’importe quel potentiel strictement positif (Typ. Vdd),

– Le substrat p (cas du NMOS) est connecté au potentiel électrique le plus bas (gnd).

Le type de transistor permettant de conserver une tension VBS nulle est indiqué par un tick (3).

23. Le terme anglophone utilisé est "well" se traduisant en français par "puits" : ces dénominations sont souvent rencontrées. 24. Certaines technologies offrent la possibilité d’implanter des caissons de type n et p isolés du substrat : procédé twin-well.

Transistor (Bulk) NMOS (p+) PMOS (n+) Positionnement (n) À Á Â À Á Â Source (VS) VH VL gnd Vdd VH VL Bulk (VBn) gnd Vdd VH VL VBS= VB−VS 6= 0 6= 0 = 0 = 0 = 0 = 0 Choix préconisé : 7 7 3 3 3 3

TABLE1.4 – Implantation des transistors pour s’affranchir des effets de

la tension VBS.

FIGURE 1.25 – Position

des transistors.

L’étude et la conception de l’ASIC qui sera développée au cours des chapitres 2 et 3 mettra en application des fonctions de base pré-caractérisées par le fondeur qui sont réalisées en technologie CMOS [61]. Nous allons finalement aborder une liste non-exhaustive d’outils de simulation utiles à la conception d’une cellule oscillateur intégrée dans un ASIC.