CHAPITRE 3 : La technologie CMOS-MEMS à base du procédé AMS
I. La technologie CMOS 0.35 µm AMS
La technologie CMOS 0.35 µm AMS est une technologie dédiée, comme son nom l'indique, à la fabrication de circuits intégrés à base de transistors MOS dont la longueur caractéristique (largeur de la grille du transistor MOS) ne peut être inférieure à 0.35 µm. Mais grâce aux différentes couches composant cette technologie, elle se prête très bien à la fabrication de microstructures. De plus, la technologie 0.35 µm AMS est disponible au CMP (Circuits Multi-Projects, Grenoble). Dans cette première partie, nous proposons donc de décrire la technologie CMOS 0.35 µm AMS.
I.1. Description de la technologie CMOS 0.35 µm AMS
La Figure 3.1 montre les différentes couches de matériaux qui constituent la technologie CMOS 0.35 µm AMS.
Figure 3.1. La technologie CMOS 0.35 µm AMS.
A partir du substrat de silicium, nous pouvons voir les différentes couches utilisées pour la fabrication des transistors MOS : oxyde, polysilicium, zones dopées,.... Ensuite, il existe quatre couches métalliques différentes (M1 à M4, de bas en haut). Ces couches métalliques peuvent être électriquement liées par des vias ou isolées par des couches d'oxyde. En haut, nous trouvons la couche de passivation. C'est donc une technologie à quatre niveaux de métal. Les matériaux constituant ces différentes couches sont les suivants :
• chaque couche métallique est composée en réalité de plusieurs couches : une couche d'un alliage d'aluminium cuivre (AlCu) prise en sandwich entre deux couches de nitrure de titane (TiN). Ces couches métalliques sont utilisées dans les circuits intégrés en tant qu'interconnexions entre les transistors MOS. Selon le niveau de la couche métallique les épaisseurs sont différentes (cf. Tableau 3.1). Selon [1,2], les différentes couches de TiN et d'AlCu sont déposées par des méthodes de pulvérisation;
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• Entre ces différentes couches métalliques, les couches d'oxyde sont composées de dioxyde de silicium (SiO2) utilisées comme couches isolantes pour les circuits intégrés. Ces couches d'oxyde intermétalliques ne sont pas des oxydes thermiques car ceux-ci croissent sur le substrat de silicium dans des fours à une température située entre 900°C et 1200°C (au-dessus de la température de fusion de l'aluminium). Ce dioxyde de silicium est déposé par une technique CVD basse température (PECVD) [2];
• Afin de lier les différents niveaux de métal entre eux, nous retrouvons les vias en tungstène déposé par CVD [3];
• La couche de passivation est composée de deux couches : une couche de dioxyde de silicium et une couche de nitrure de silicium (Si3N4). Ces couches servent en général de protection pour les circuits intégrés et sont déposées par PECVD [2].
Ces différentes couches, utilisées habituellement pour la conception de circuits intégrés, vont être utilisées pour la fabrication de microstructures. Pour concevoir des microsystèmes à partir des différentes couches de cette technologie CMOS, il est très important de connaître les matériaux qui les composent ainsi que leurs épaisseurs. Le tableau 3.1 résume donc les matériaux présents dans cette technologie CMOS, leurs épaisseurs ainsi que le rôle qu'ils jouent pour la fabrication des circuits intégrés et pour la fabrication des microstructures.
Matériaux
Epaisseurs (valeurs typiques données par le
fondeur)
Rôle dans les circuits intégrés
Rôle dans les microsystèmes Couche de passivation (SiO2/Si3N4) - SiO2 : 1 µm - Si3N4 : 1 µm Protection des circuits intégrés - protection des microstructures - couches structurelles Couche métallique M4 (TiN/AlCu/TiN) - TiN (supérieur) : 30 nm - AlCu : 795 nm - TiN : 100 nm (Total : 925 nm)
Interconnexions - couche structurelle - couche sacrificielle Couche d'oxyde entre
M4 et M3 (SiO2) 1 µm Couche isolante
- couche structurelle - couche sacrificielle Couche métallique M3 (TiN/AlCu/TiN) - TiN (supérieur) : 140 nm - AlCu : 400 nm - TiN : 100 nm (Total : 640 nm)
Interconnexions - couche structurelle - couche sacrificielle Couche d'oxyde entre
M3 et M2 (SiO2) 1 µm Couche isolante
- couche structurelle - couche sacrificielle Couche métallique M2 (TiN/AlCu/TiN) - TiN (supérieur) : 140 nm - AlCu : 400 nm - TiN : 100 nm (Total : 640 nm)
Interconnexions - couche structurelle - couche sacrificielle Couche d'oxyde entre
M2 et M1 (SiO2) 1 µm Couche isolante
- couche structurelle - couche sacrificielle Couche métallique M1 (TiN/AlCu/TiN) - TiN (supérieur) : 140 nm - AlCu : 425 nm - TiN : 100 nm (Total : 665 nm)
Interconnexions - couche structurelle - couche sacrificielle
Tableau 3.1. Matériaux de la technologie CMOS 0.35 µm AMS, leurs épaisseurs et leurs utilisations dans les circuits intégrés et les microsystèmes.
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Dans notre cas, nous voulons fabriquer des microsystèmes résonants, ayant une plaque mince déformable (microphones capacitifs). Pour cela, nous avons décidé d'utiliser les couches métalliques comme couches structurelles et les couches de SiO2 comme couches sacrificielles. Mais avant de rentrer dans les détails de la conception de ces MEMS, il existe certaines contraintes liées à cette technologie CMOS, qu'il est important de prendre en compte, particulièrement dans le cas des microsystèmes capacitifs. C'est ce que nous proposons de voir dans le prochain paragraphe.
I.2. Contraintes liées à la technologie CMOS 0.35 µm AMS
De façon générale, nous l'avons vu précédemment (chapitre 2), la fabrication de microstructures à partir d'une technologie CMOS requiert la prise en compte de certaines contraintes liées à cette technologie. En effet, il existe des contraintes d'ordre technologique (règles de dessins, modifications éventuelles du procédé CMOS) et d'ordre plutôt structurel, c'est-à-dire, les contraintes liées aux matériaux de la technologie et leurs dimensions. Dans notre cas, pour la fabrication de microsystèmes capacitifs, il est très important de ne pas négliger ces différentes contraintes.
I.2.a. Contraintes structurelles
Afin de fabriquer nos différents microsystèmes, il va nous falloir prendre en compte certaines contraintes inhérentes à la technologie CMOS 0.35 µm AMS :
• les épaisseurs des différentes couches métalliques et d'oxyde. D'un côté, les couches métalliques seront utilisées comme matériaux structurels pour fabriquer les différentes microstructures. De ce fait, nous sommes limités par ces épaisseurs intrinsèques à la technologie CMOS 0.35 µm AMS. D'un autre côté, les épaisseurs des couches sacrificielles de SiO2 entre les différentes couches métalliques sont prédéterminées par la technologie CMOS 0.35 µm AMS. Etant donné que nous voulons fabriquer des microsystèmes capacitifs, ces épaisseurs sont d'une importance capitale. Les valeurs typiques des épaisseurs des couches métalliques et de SiO2 sont données par le fondeur (Tableau 3.2), ainsi que des valeurs minimum et maximum de ces épaisseurs qui peuvent parfois varier fortement;
• les propriétés mécaniques des différentes couches métalliques : le module de Young, la densité, le coefficient de Poisson et les contraintes résiduelles. Malheureusement, ces informations ne sont pas données par le fondeur. Il faudra donc déterminer celles-ci, puisqu'elles ont un impact direct sur les caractéristiques des microstructures (fréquence de résonance, rigidité,...).
Matériaux Epaisseur
Couche de SiO2 (entre M4-M3, M3-M2,
M2-M1) 1000 ± 380 nm
Couche métallique M4 925 ± 150 nm Couches métalliques M3 et M2 640 ± 100 nm Couche métallique M1 665 ± 100 nm
Tableau 3.2. Variation d’épaisseurs pour les couches métalliques et d’oxyde de la technologie 0.35 µm AMS.
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Ces différentes contraintes citées précédemment auront un impact direct sur les caractéristiques de nos microstructures. Il faudra donc fabriquer des microsystèmes qui correspondent à nos attentes tout en prenant en compte ces différentes contraintes.
I.2.b. Contraintes d'ordre technologique
Nous appellerons contraintes technologiques, toutes les contraintes liées aux règles de dessin de la technologie CMOS 0.35 µm AMS. En effet, comme nous l'avons vu dans le chapitre précédent, chaque technologie CMOS possède des règles de dessin qui doivent être respectées afin de prendre en compte les limites technologiques du procédé de fabrication CMOS. Mais ces règles de dessin ont été établies pour la fabrication de circuits intégrés et non pour la fabrication de microsystèmes. Par conséquent, pour la fabrication de nos microsystèmes, certaines de ces règles pourront être négligées tandis que d'autres devront absolument être respectées.