c. La technologie SOIMEMS et le « wafer bonding »

Il existe aussi d’autres possibilités pour fabriquer des microstructures en silicium monocristallin avec une approche pre-procédé CMOS notamment soit en utilisant des substrats SOI (« Silicon-On-Insulator ») [9-13] soit en incorporant des cavités scellées en utilisant le soudage de substrat (« wafer bonding ») [14, 15].

A l’origine développé par l’université de Berkeley [10], la technologie SOIMEMS a été développée plus en profondeur par Analog Devices comme une nouvelle génération de procédé pour l’intégration monolithique de capteurs inertiels. En effet, comparée au procédé

« iMEMS » d’Analog Devices (discuté ultérieurement), la technologie SOIMEMS offre la

possibilité de fabriquer des structures plus épaisses (10 µm au lieu de 4 µm), conduisant à des capteurs plus robustes, et d’utiliser une technologie BiCMOS plus avancée (0,6 µm au lieu de 3 µm). En réalité, ce procédé de fabrication comprend une première partie pre-procédé CMOS (tranchée d’isolation) et une autre partie post-procédé CMOS (définition et libération des microstructures).

Le procédé SOIMEMS commence par la gravure de tranchées dans le substrat SOI afin d’établir des zones isolées sur le substrat. La gravure de ces tranchées est réalisée par DRIE et est arrêtée par la couche d’oxyde enterré du substrat SOI. Après avoir rebouché ces tranchées et planéarisé la surface, le procédé BiCMOS 0,6 µm est mis en œuvre. Les interconnexions entre les circuits électroniques et les futures microstructures sont assurées par le procédé BiCMOS. A la fin du procédé microélectronique, les microstructures sont définies par gravure DRIE, puis libérées en gravant la couche d’oxyde enterré en dessous de ces microstructures grâce à une solution à base d’acide fluorhydrique. Une vue en coupe du de la technologie SOIMEMS est présenté Figure 2.14. Les premiers accéléromètres fabriqués grâce à la technologie SOIMEMS d’Analog Devices (ADXL40) furent commercialisés en 2004.

Figure 2.14. Vue en coupe de la technologie SOIMEMS pour la fabrication de capteurs d’inertie en silicium monocristallin [9].

La technologie SOIMEMS développé par Analog Devices a été étendue afin d’intégrer sur une même puce circuit électronique et des composants microsystèmes optiques (MOEMS) tels que des miroirs, des obturateurs ou des actionneurs pour l’alignement précis [11]. Nommée « Optical iMEMS », cette technologie utilise un empilement de trois couches de silicium monocristallin comme substrat (Figure 2.15). Cet empilement est constitué d’une épaisse couche (10 µm) pour le miroir, déposée sur une couche sacrificielle (10-80 µm), elle-même fixée à une dernière couche de soutien. Chacune de ces couches de silicium est séparée par une couche d’oxyde. Les électrodes utilisées pour l’actionnement du miroir sont formées par une couche de polysilicium dopé enterrée entre la couche sacrificielle et la couche de soutien. Des tranchées sont gravées par DRIE pour connecter la couche de polysilicium enterrée et obtenir l’isolation du composant.

CHAPITRE 2 : De la microélectronique à la technologie CMOS-MEMS Page 39 Figure 2.15. Vue en coupe du procédé « Optical iMEMS » utilisé pour la fabrication d’un

miroir à des fins de commutation optique [11].

Après la planéarisation de la surface, le substrat « pre-usiné » est prêt pour supporter le procédé CMOS (technologie 3 µm) constitué de transistors haute tension (220 V) pour l’actionnement du miroir et de transistor CMOS classique pour un amplificateur. Le procédé CMOS terminé, la structure du miroir est alors définie par gravure DRIE de la couche de silicium dédiée pour le miroir. Enfin le miroir est libéré en gravant la couche de silicium sacrificielle située sous ce miroir avec du difluorure de xenon (XeF₂).

Une autre approche basée sur la technologie SOI en vue d’une intégration monolithique CMOS-MEMS est proposée par VTT Information Technology et Micro Analog

Systems [12, 13]. Dans ce cas, avant le procédé CMOS, des cavités sont formées à vide dans

différentes zones de l’oxyde enterré présent dans le substrat SOI, en utilisant le procédé nommé « plug-up ». Ce procédé comprend plusieurs étapes [13] (Figure 2.16) :

Figure 2.16. Schéma du procédé « plug-up » adapté de [13].

1. Des tranchées sont gravées par DRIE dans la couche supérieure du substrat SOI (Figure 2.16-a) ;

2. Une couche de polysilicium est déposée par LPCVD en contrôlant les paramètres du dépôt de façon à ce qu’elle contienne de petits trous nanométriques (Figure 2.16-b); 3. L’oxyde enterré du substrat SOI est gravé localement avec de l’acide fluorhydrique

grâce aux trous formés précédemment (Figure 2.16-c) ;

4. Une nouvelle couche de polysilicium sans trou, cette fois, est déposée par LPCVD. De cette façon, les trous sont rebouchés et la pression à l’intérieur des cavités formées au début ne dépasse pas 100 Pa (Figure 2.16-d) ;

5. La surface du substrat est planéarisée, prête à supporter le procédé CMOS (Figure 2.16-e).

CHAPITRE 2 : De la microélectronique à la technologie CMOS-MEMS Page 40

Des capteurs de pression absolue ont été fabriqués en utilisant le procédé « plug up » et intégrés monolithiquement avec leur interface électronique. Des transducteurs ultrasonores micro-usinés capacitifs ont aussi été fabriqués avec ce même procédé.

Le MIT a développé une autre approche pre-CMOS utilisant le « wafer bonding » pour incorporer des cavités scellées [14, 15]. En effet, des cavités sont gravées dans un substrat de base puis scellées en soudant un autre substrat dessus qui sera ensuite aminci pour obtenir l’épaisseur souhaitée (Figure 2.17). De cette façon, des cavités scellées liées à des membranes sont formées. Ensuite, les substrats pre-usinés sont prêts pour le procédé CMOS. Les cavités formées précédemment sont accessibles, une fois le procédé CMOS terminé, soit par une gravure sèche de la face avant du substrat soit par une gravure humide anisotrope de la face arrière du substrat. Cette technique a été utilisée pour la fabrication de capteurs de pression piézorésistifs [14] mais aussi des microstructures plus complexes en combinant le « wafer bonding » et une gravure DRIE [16].

Figure 2.17. Utilisation du« wafer bonding » pour former des cavités scellées liées à des membranes. Adapté de [14].

D’autres microsystèmes ont été fabriqués de façon similaire [17-19]. Dans ces différents cas, les microstructures sont définies par la gravure anisotrope de cavités dans un substrat de silicium avant de passer au procédé CMOS. Puis le substrat de silicium, contenant alors les microstructures et le circuit électronique associé, est soudé sur un substrat de verre. Cette approche facilite la fabrication de capteurs capacitifs. Des composants à effet Hall ont aussi été fabriqués en utilisant la gravure de tranchées dans un substrat de silicium [20-21]. En effet, la gravure de tranchées permet de définir des plaques verticales utilisées pour engendrer un effet Hall. Ces tranchées sont ensuite isolées grâce à l’oxydation, puis remplies par du polysilicium (Figure 2.18). Après avoir été planéarisé, le substrat contenant les plaques subit un procédé CMOS permettant ainsi les interconnexions, les contacts et l’interface électronique associés à ce capteur. On obtient alors un capteur à effet Hall, sensible aux champs magnétiques à la surface de la puce.

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Toutes ces différentes approches pre-procédé CMOS décrites précédemment rappellent l’aspect modulaire d’une intégration hybride tout en restant dans une configuration monolithique. Ainsi, les composants microsystèmes peuvent être fabriqués quasi indépendamment du circuit électronique CMOS. Cependant, il reste certains critères à respecter pour que le substrat contenant les microstructures puisse subir le procédé microélectronique CMOS, notamment des critères de contamination, de planéarité et de température.