a. Procédé post-CMOS avec couches additionnelles

Pour construire des microsystèmes sur la puce CMOS, des techniques de micro-usinage en surface sont le plus souvent employées notamment la gravure de couches

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sacrificielles pour libérer les microstructures. Pour respecter le budget thermique limité par le procédé CMOS (450°C), on fait aussi appel à des techniques de dépôt à basse température (100-150°C) comme le PVD ou l’électrodéposition de couches métalliques (galvanoplastie), et des dépôts à moyenne température (au dessus de 300°C) par CVD pour fabriquer les couches structurelles et sacrificielles. Un autre élément très important est la bonne planéité du substrat CMOS sur lequel les microstructures vont être construites afin d’assurer des contacts mécaniques et électriques de qualité.

Grâce à ces propriétés mécaniques, l’intégration de microstructures en polysilicium après le procédé CMOS a été attentivement étudiée au début des années 1990 [46]. Mais comme nous l’avons dit précédemment, le dépôt par LPCVD et le recuit de fines couches de polysilicium nécessite des températures entre 600 et 900°C, ce qui est incompatible avec les couches métalliques en aluminium ou en cuivre, présentes dans la plupart des procédés CMOS d’aujourd’hui. Pour s’adapter à cette contrainte thermique, des changements ont été apportés au procédé CMOS au niveau seulement de la métallisation et de la passivation [46]. Ainsi, les contacts entre silicium et métal sont en silicide de titane et en nitrure de titane, résistants de cette façon aux hautes températures, les interconnexions du circuit électronique sont, quant à elles, en tungstène. La passivation consiste en une couche de verre phosphosilicate (PSG) déposée par LPCVD et une seconde couche de nitrure de silicium faiblement contrainte déposée également par LPCVD. Cette passivation servira donc de protection au circuit CMOS, non seulement contre l’environnement extérieur, mais aussi contre la gravure à l’acide fluorhydrique utilisé ultérieurement pour libérer les microstructures. Toujours dans [46], une fois le circuit CMOS protégé, neuf étapes de lithographie supplémentaires sont nécessaires pour construire les microstructures constituées d’un plan de masse en polysilicium (SP1, Figure 2.25) et de deux couches de polysilicium pour les structures mécaniques (SP2 et SP3, Figure 2.25). Des contacts en polysilicium également sont utilisés pour connecter le circuit électronique et les microstructures. Afin de minimiser l’effet des hautes températures sur les caractéristiques du circuit électronique, la densification du PSG et le recuit du polysilicium sont réalisés par RTA (« rapid thermal

anneal », recuit thermique rapide) à 900°C, tandis que les dépôts de nitrure et de polysilicium

se font par LPCVD à 835°C et à 610°C respectivement. Cependant, malgré la protection par la couche de passivation du circuit CMOS, il est constaté un léger changement dans les caractéristiques des transistors, indiquant une redistribution du dopage causée par les étapes à hautes températures.

Figure 2.25. Vue en coupe de microstructures en polysilicium fabriquées par micro-usinage post-procédé CMOS [46] (université de Californie à Berkeley).

Pour éviter cette redistribution du dopage ainsi que la nécessité d’interconnexions résistantes à des températures élevées, celles-ci doivent être réduites en dessous de 525°C pour les étapes du post-procédé CMOS [47]. Pour cela, plusieurs études ont été menées, il y a

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une dizaine d’années, sur des structures en silicium-germanium polycristallin (poly-SiGe) en vue de remplacer le polysilicium [48-50]. En effet, selon la concentration du germanium et de la pression du dépôt, le poly-SiGe peut être déposé à des températures inférieures à 450°C, compatible donc avec l’aluminium présent dans les procédés CMOS. Les couches de poly-SiGe sont déposées soit par LPCVD [48,50] soit par PECVD [49]. Dans [48], deux approches post-procédé CMOS sont mises en œuvre afin d’intégrer des microstructures en poly-SiGe et circuit CMOS :

• la première utilise des structures en poly-Ge de type « n » et une couche sacrificielle de SiO₂ (Figure 2.26-a). Cela nécessite une couche de passivation pour protéger le circuit CMOS pendant la gravure du SiO2 afin de libérer les microstructures ;

• La seconde utilise, quant à elle, des structures en poly-SiGe de type « p » et une couche sacrificielle de poly-Ge (Figure 2.26-b) qui sera gravée avec du peroxyde d’hydrogène, pas besoin donc de couche protectrice pour le circuit CMOS.

Les microstructures et le circuit CMOS sont connectés par des contacts en polysilicium (comme dans [46]). Le poly-SiGe est donc un candidat sérieux pour l’élaboration de MEMS intégrés avec le circuit électronique dans le cadre de post-procédés CMOS.

Figure 2.26. Vue en coupe de microstructures fabriqués grâce à un post-procédé CMOS [48]: (a) microstructures en poly-Ge de type « n », (b) microstructures en poly-SiGe de type « p ».

Une solution alternative à l’utilisation du poly-SiGe, sont les techniques de PVD permettant des dépôts à des températures compatibles avec les procédés CMOS standards. Par exemple dans [51], des couches de silicium, en vue d’être utilisées pour des applications MEMS, ont été déposées par pulvérisation à température ambiante sur différentes couches sacrificielles de polyimide ou de dioxyde de silicium. Après trois heures de recuit à 350°C, les couches de silicium de 2 et 5 µm possèdent des contraintes de l’ordre de 70 MPa. L’inconvénient majeur de couches de silicium déposées par pulvérisation est une résistance électrique très élevée : de l’ordre du MΩ/carré avant le recuit et du GΩ/carré après le recuit. Une couche de TiW, d’épaisseur 50 nm, est déposée sur le silicium structurel afin de diminuer cette résistance électrique jusqu’à 25 Ω/carré. La compatibilité avec un procédé CMOS d’une

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telle approche, décrite dans la Figure 2.27, a été démontrée par la fabrication de capacités variables.

Figure 2.27. Procédé utilisé pour la fabrication de microstructures en silicium après un procédé CMOS [51]. a) électrode métallique issue du procédé CMOS; b) dépôt de polyimide

(couche sacrificielle) et d’aluminium (masque) ; c) gravure du polyimide; d) dépôt de la couche utilisée comme microstructure (TiW, Si, TiW); e) libération de la structure par

gravure du polyimide par plasma O₂.

Les DMD, « Digital Micromirror Device », développé par Texas Instruments [52,53] sont un bon exemple commercial de MEMS fabriqués par un post-procédé CMOS, respectant les températures exigées par ce procédé. Les DMD, éléments principaux de la technologie DLP (« Digital Light Processing ») de Texas Instrument, sont une matrice de micromiroirs actionnés électrostatiquement, permettant la projection et l’affichage d’images. La structure mécanique d’un pixel DMD consiste en une alternation de couches d’aluminium et de gaps d’air construits sur une cellule de mémoire statique (SRAM) CMOS par des techniques de micro-usinage en surface réalisées à basse température. Après la finition du procédé CMOS, le substrat est planéarisé par CMP et des contacts sont fabriqués pour interconnecter le miroir et le circuit électronique. La structure des micromiroirs requiert six étapes de photolithographie afin de définir quatre couches d’aluminium, utilisées pour les différents éléments du miroir (Figure 2.28), et deux couches de résine photorésistante qui formeront les gaps d’air. Les couches d’aluminium sont déposées par pulvérisation et les micromiroirs sont libérés par gravure plasma de la couche sacrificielle (résine). La Figure 2.28 [52] décrit schématiquement les différents éléments des micromiroirs ainsi que les différentes étapes de leur fabrication.

CHAPITRE 2 : De la microélectronique à la technologie CMOS-MEMS Page 50 Figure 2.28. Schéma de la structure des DMD (à gauche) et des étapes de leur fabrication (à

droite) [52].

Des structures métalliques plus épaisses peuvent être obtenues par électrodéposition. Il existe plusieurs microstructures électrodéposées sur un substrat CMOS contenant déjà le circuit électronique. C’est le cas, par exemple, de gyroscopes développés par Delphi-Delco Electronics, General Motors et l’université du Michigan [54-56]. Lorsque le procédé CMOS est terminé, une couche métallique est déposée (Figure 2.29-a) servant à la fois de couche d’adhésion et de barrière de diffusion afin d’éviter les interactions avec l’aluminium du procédé CMOS. Puis, une couche sacrificielle est déposée (Figure 2.29-b) qui, une fois gravée, permettra à la microstructure libérée de se déplacer. Une épaisse couche photorésistante est ensuite structurée (Figure 2.29-c) et sera utilisée comme moule. La microstructure est alors formée par électrodéposition (Figure 2.29-d) dans le moule défini à l’étape précédente. La couche photorésistante (moule) et sacrificielle sont alors gravées afin de libérer la structure (Figure 2.29-e).

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Cette méthode de micro-usinage a été aussi utilisée pour la fabrication d’accéléromètres capacitifs. Un procédé similaire a permis de fabriquer des commutateurs de valeur limite d’accélération développés par Infineon et l’université de Bremen [57,58]. La formation des microstructures par électrodéposition, dans les exemples précédents, se fait à température ambiante et n’affecte pas les performances du circuit CMOS. Par contre, il est plus difficile de contrôler les contraintes et le gradient de contraintes dans les fines couches.

Plus récemment, des procédés post-CMOS utilisant le collage de substrats ont permis d'intégrer verticalement sur le substrat CMOS des structures mécaniques en silicium [107,108] démontrant ainsi la faisabilité d'une plateforme multi-capteurs comportant un résonateur, un capteur de pression, un magnétomètre et un accéléromètre (Figure 2.30). On peut aussi citer les références [109,110] où les auteurs ont employé une technique de CVD pour déposer sur la puce CMOS des structures mécaniques en poly-SiGe (Figure 2.31) afin de fabriquer un gyroscope.

Figure 2.30. Plateforme CMOS MEMS multi-capteurs intégrant des structures mécaniques en silicium sur le substrat CMOS réalisés à partir de techniques de collage et amincissement de

wafer (wafer bonding and thinning) [107].

Figure 2.31. Vue schématique de MEMS en poly-SiGe déposé sur une puce CMOS (techno Philips 0.35 µm) [110].

L’approche post-CMOS avec la fabrication de MEMS au dessus du circuit électronique requiert des étapes supplémentaires (dépôt, gravure), ainsi qu’une protection

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pour le circuit CMOS (passivation), et ne doit surtout pas dépasser une température critique afin d’éviter toute perte de performance, voir même la détérioration, du circuit CMOS.