Optimisation de l’amplificateur interne du correcteur : niveau transistor

Après avoir optimisé le modèle du correcteur au niveau intermédiaire, nous sui-vons notre approche de conception descendante et nous présentons dans cette partie les spécifications et les résultats d’optimisation de l’amplificateur interne du correcteur.

5.6.1 Spécifications au niveau transistor

L’architecture de l’amplificateur interne du correcteur est de type OTA Miller. Les spécifications à ce niveau hiérarchique sont fixées à partir des valeurs des performances obtenues au niveau intermédiaire. La figure 5.17 illustre les per-formances et les paramètres propagés du niveau intermédiaire au niveau transis-tor.

Figure 5.17 Propagation des spécifications du niveau intermédiaire au niveau transistor

On rappelle que notre objectif principal de l’amplificateur audio classe D au ni-veau système est l’optimisation de la qualité de reproduction audio et de la con-sommation du courant. Nous cherchons donc à ce niveau transistor à minimi-ser le courant total de consommation Id et la surface du circuit S sous trois catégories de contraintes, à savoir :

- des contraintes fixées selon les valeurs des performances optimisées au niveau intermédiaire. En effet, les valeurs de la marge de phase PMAOP, du produit gain-bande GBWAOP et du gain statique GainAOP doivent être supérieures ou égales aux valeurs obtenues au niveau intermédiaire (pré-senté dans la figure 5.17 en couleur rouge).

- une contrainte sur la valeur de la vitesse de balayage SR. Il faut qu’elle soit supérieure à la valeur trouvée au niveau système 0.4 V/µs. En effet, au niveau intermédiaire nous avons trouvé une valeur de SR égale à 2.5 V/µs. Nous n’avons pas tenu compte de cette valeur étant donné que plus elle est élevée plus le circuit consomme du courant.

- des contraintes sur la zone de fonctionnement des transistors (présentées dans la figure 5.17 en couleur bleu). En effet, il faut que tous les transis-tors du circuit fonctionnent en zone de saturation. La vérification de la saturation de chaque transistor est effectuée via la vérification de ces deux conditions :

|Vgsi |> |Vthi | et |Vdsi|> |Vgsi-Vthi | avec i={1, ..,8} (5.16)

Où Vgsi , Vdsi et Vthi représentent successivement la tension grille-source, la tension drain-source et la tension de seuil d’un transistor Mi. Le cou-rant de polarisation du circuit Ibias est fixé à 1µA. Le courant total de consommation du circuit Id est égal à :

Id = Ibias + 2 × Id1 + Id2 (5.17)

Les longueurs des transistors sont fixées à 2 µm afin de réduire l’effet du canal court. La surface S du circuit est égale à la somme du produit de la longueur et de la largeur de chaque transistor avec la surface de la capacité de compensation Cc qui est prédominante.

Le problème d’optimisation peut être décrit par le système suivant : Minimiser Id (X), S(X) Avec : PMAOP (X)>= 61° GBWAOP (X) >= 1.15 MHz GainAOP (X)>= 99.4 dB SR >= 0.4 V/µs |Vgsi(X)| > |Vthi (X)|

| Vdsi(X)| > |Vgsi(X) - Vthi (X)| avec i={1, ..,8}

Où X est le vecteur composé des paramètres variables du circuit (Cc et Wi avec i ={1,..,8}). Le tableau 5.11 représente les intervalles de chaque paramètre du circuit utilisés par la suite pour l’optimisation.

Tableau 5.11 Intervalle des paramètres du circuit OTA Miller

Paramètres Intervalles Wi (µm)

Avec i ={1,..,8} ^{[2, 300]} Cc (pF) [1, 20]

5.6.2 Optimisation au niveau transistor

Nous avons optimisé le circuit OTA Miller à l’aide de l’algorithme de recherche locale SQP (présenté dans le chapitre 3) et des simulations électriques avec Spectre en technologie AMS CMOS 0.35µm. La solution de départ de cet algo-rithme est un dimensionnement effectué à partir des valeurs des paramètres ob-tenus au niveau intermédiaire (présentés dans la figure 5.17 en couleur noir). Le tableau 5.12 illustre les valeurs des paramètres trouvées après l’optimisation. Le tableau 5.13 représente les spécifications demandées et les valeurs des perfor-mances obtenues. Le tableau 5.14 illustre le temps d’optimisation ainsi que le nombre de simulations effectuées. L’algorithme SQP a permis de converger vers une solution qui répond aux spécifications requises dans environ 27 mi-nutes. Les résultats d’optimisation montrent que le dimensionnement obtenu

permet au circuit de fournir un gain important de l’ordre de 95 dB et un produit gain-bande de l’ordre de 1,8 MHz avec un courant de consommation raison-nable de l’ordre de 95 µA. L’optimisation au niveau intermédiaire a permis de propager les performances, à savoir : le gain, le produit gain-bande et la vitesse de balayage du niveau système jusqu’au niveau transistor. L’architecture choi-sie de l’amplificateur à deux étages a permis d’atteindre les spécifications sou-haitées. Dans le cas contraire, si le circuit n’arrive pas à atteindre les spécifi-cations, nous pouvons par exemple choisir une architecture d’amplificateur à trois étages qui permettra de fournir un gain plus important mais qui suppose une augmentation de la consommation de courant. Dans [144, 145], nous avons proposé une méthode basée sur les techniques de calcul formel pour l’automatisation de la génération des fonctions de transfert pour des modèles comportementaux des amplificateurs à trois étages compensés.

Tableau 5.12 Valeurs des paramètres obtenus de l’OTA Miller

Paramètres Intervalles Valeurs obtenues avec GA-SQP W1 (µm) [2, 300] 44,6 W2 (µm) [2, 300] 44,6 W3 (µm) [2, 300] 41 W4 (µm) [2, 300] 41 W5 (µm) [2, 300] 77 W8 (µm) [2, 300] 4 W6 (µm) [2, 300] 286 W7 (µm) [2, 300] 275 Cc (pF) [1, 20] 15,7

Tableau 5.13 Spécifications et résultats d’optimisation de l’OTA Miller

Performances Spécifications Résultats d’optimisation

Id (µA) Minimiser 95

S (µm2) Minimiser 0,02

PMAOP (°) PMAOP >= 61 67 GBWAOP (MHz) GBWAOP >= 1.15 1.8 GainAOP (dB) GainAOP >= 99.4 99,5

SR (V/µS) SRNT >= 0.4 1,29 Saturation des

transistors |Vds^|Vgsi|>|Vgs^{i |> |Vth}i-Vth^i| i|

avec i={1, ..,8} ^Validés

Tableau 5.14 Nombre de simulations et temps d’optimisation de l’OTA Miller

Algorithme Temps de calcul Nombre de simulation

SQP 27 mn 115

Après le dimensionnement de cet amplificateur, une vérification de son fonc-tionnement dans le correcteur au niveau transistor et dans son environnement s’avère nécessaire. Nous avons donc réalisé une simulation transitoire sous Spectre du correcteur contenant l’amplificateur optimisé et nous avons associé à sa sortie un modulateur de largeur d’impulsion en boucle fermée. La modulation est réalisée par un amplificateur idéal et un signal de référence Vr à double rampe. Le schéma électrique de la simulation effectuée est illustré dans la fi-gure 5.18. La fifi-gure 19 présente les signaux obtenus : le signal d’entrée Ve, le signal de sortie du correcteur Vc et le signal de la sortie du modulateur VMLI. Ces résultats de simulation confirment le bon fonctionnement du correcteur après avoir obtenu un signal modulé par largeur d’impulsion.

Figure 5.18 Schéma électrique du correcteur et du modulateur en boucle fermée

Figure 5.19 Allure des signaux Ve, Vc et VMLI