M´ ethode d’optimisation du couplage de grille

Dans les transistors NMOS, le couplage de grille est utilis´e pour diminuer la tension maximum aux bornes du composant, et ´eviter ainsi l’apparition de surtensions avant le d´eclenchement du composant. `A notre connaissance, il n’existe aucune m´ethodologie pour choisir la valeur de la capacit´e de couplage et la valeur de la r´esistance entre la grille et la masse. Jusqu’`a pr´esent, ce choix semble reposer sur une approche tr`es empirique fond´ee sur une s´erie de r´ealisations et de tests. Nous proposons ici une m´ethode pour optimiser l’utilisation du couplage de grille afin de minimiser la surtension lors du d´eclenchement d’un transistor de protection NMOS.

Motivations

La suppression ou la r´eduction de la surtension lors du d´eclenchement d’un transistor de protection est un aspect important pour prot´eger efficacement les oxydes de grilles des transistors du cœur du circuit. L’oxyde de grille du transistor NMOS de protection est ´egalement soumis `

a cette surtension car sa grille est directement li´ee `a la masse et son drain est au potentiel le plus ´elev´e. Cet oxyde mince peut donc ´egalement ˆetre d´egrad´e pendant la surtension avant le d´eclenchement.

Dans les r´egions proches de la jonction drain-substrat, le champ ´electrique dans l’oxyde de grille est ´elev´e (Fig. 4.17). De plus, la jonction drain-subtrat est le si`ege d’une forte g´en´eration par avalanche qui donne naissance `a un grand nombre de porteurs chauds `a proximit´e de l’oxyde de grille. Cette configuration est particuli`erement d´efavorable et peut entraˆıner une d´egradation

N⁺⁺ P⁺⁺ N⁺⁺ Eox G B S D P_sub e⁻ t+

Fig. 4.17 – Coupe technologique sch´ematique d’un transistor NMOS. Avant le d´eclenchement, la tension entre drain et grille est associ´ee `a un champ ´electrique E<sub>ox</sub> important dans l’oxyde de grille qui est situ´e `a proximit´e de la r´egion de multiplication par avalanche des ´electrons e⁻ et des trous t⁺ dans la jonction drain-substrat.

pr´ematur´ee de l’oxyde de grille. Toutefois, le pi´egeage de charges dans l’oxyde n’est pas ici un aspect critique car une modification des caract´eristiques ´electriques typiques du transistor NMOS est acceptable tant qu’elle n’affecte pas le courant de fuite de la protection.

L’utilisation du couplage de grille permet de diminuer le champ ´electrique dans l’oxyde. L’´el´evation de la tension de grille entraˆıne une diminution de la tension entre grille et drain VGD. L’optimisation du couplage de grille doit donc ´egalement ˆetre men´ee dans l’objectif de minimiser V_GD au cours d’une d´echarge HBM.

´

Etude du d´eclenchement d’un transistor NMOS

La figure 4.18(a) repr´esente le sch´ema ´equivalent d’un transistor NMOS de protection dans lequel les capacit´es et r´esistances sont s´epar´ees des mod`eles statiques du transistor MOS et du transistor bipolaire parasite.

Les transistors NMOS et NPN sont bloqu´es au d´ebut d’une d´echarge. L’´etude de la r´eponse du composant en d´ebut de d´echarge peut donc ˆetre men´ee `a partir du sch´ema de la figure 4.18(b) o`u les transistors MOS et bipolaire sont supprim´es. Afin de simplifier ce sch´ema complexe, sans perte de g´en´eralit´e, nous pouvons n´egliger la r´esistance de la source et du drain car elles sont de faible valeur et les courants sont relativement faibles dans le r´egime ´etudi´e. En outre, la transformation du r´eseau en triangle, form´e par les capacit´es (C_GB +C_G^ext), C_GD et C_DB, en ´etoile permet de se ramener au sch´ema pr´esent´e dans la figure 4.18(c). Le num´erateur des expressions donnant les capacit´es ´equivalentes est :

CC =C_GB(C_GD+C_G^ext) +C_GBC_DB+ (C_GD+C_G^ext)C_DB (4.38) On peut identifier dans ce dernier sch´ema deux branches, Br^B et Br^G, similaires `a celle ´

etudi´ee pour le d´eclenchement par dv/dt d’un transistor bipolaire dans la section 4.6.2.

Comme dans le cas du transistor NPN simple, le d´eclenchement du transistor bipolaire parasite peut ˆetre li´e soit au claquage par avalanche de la jonction drain-substrat soit `a un courant capacitif suffisant dans la r´esistance de base. Une nouvelle possibilit´e de d´eclenchement s’ajoute ici, la mise en route du transistor NMOS par le couplage de grille. Trois conditions de d´eclenchement sont donc possibles (Fig. 4.18)(c) :

4.6. ´Etude de la dynamique Cext G Cext G Rint B Rext G C_SB^j (c) Vint B Vint D VG VS Cox GS BrG BrB CC C_DB^j CC Cox GB CC Cox GD+Cext G Bint N P N N M OS Rint B Rext G Rint B Rext G Bint (b) (a) Cox GD Cox GD Cox GS Cox GS Cox GB Cox GB RS C_SB^j RS C_SB^j C_DB^j C_DB^j RD RD

Fig. 4.18 – Sch´ema ´equivalent d’un transistor MOS. Les exposants ^j et ^ox donnent la nature des capacit´es (jonction ou oxyde respectivement). La capacit´e C_GB^ext et la r´esistance R^ext_G sont externes au transistor et plac´ees sur la puce `a proximit´e imm´ediate du transistor NMOS.

– V_D^int−V_B^int> BV_DB – V_B^int> V_s

– VG> Vt

o`uBVDB est la tension de claquage de la diode drain-substrat,Vs la tension de seuil de la diode ´

emetteur-substrat et V_t la tension de seuil du transistor NMOS.

principalement la branche offrant l’imp´edance la plus faible. Si la capacit´eC_GD^ext n’est pas utilis´ee (d´econnect´ee), la brancheBr^B est la plus favorable au passage du courant car les capacit´es dans cette branche ont de plus fortes valeurs, r´esultant donc en une plus faible imp´edance. En effet, les valeurs des capacit´es de jonctionC_DB etC_SB sont d’au moins un ordre de grandeur sup´erieures aux capacit´es de recouvrement de l’oxyde de grille sur le drain et la source C_GD et C_GS. De plus, la valeur de la r´esistance de grille externe doit au moins ˆetre de l’ordre de grandeur de la r´esistance de base, afin que la tension sur la grille soit maintenue durant un temps suffisamment long et que l’augmentation de la tension de grille soit suffisante.

L’utilisation d’une simple r´esistance de grille sans capacit´e externe ajout´ee C_G^ext ne peut donc permettre d’obtenir une diminution de la tension de d´eclenchement, quel que soit la valeur de R^ext_G . Il apparaˆıt donc indispensable de r´e´equilibrer le courant dans les deux branches en ajoutant une capacit´e externe entre grille et drain. De cette fa¸con, l’´equilibre entre les deux branches est retrouv´e d`es que la capacit´e ajout´ee en externe C_G^ext est de l’ordre de grandeur de la capacit´e drain-substrat C_DB. L’ajout de la capacit´e externe est ´egalement favorable pour le d´eclenchement dynamique car, au travers de l’augmentation de l’ensemble des capacit´es li´ees du termeCC (Equ. 4.38), l’´el´evation de la tension entre drain et substrat va ˆetre r´eduite et retarder le claquage par avalanche de la jonction drain-substrat.

Pour que le d´eclenchement par couplage de grille soit possible, il faut donc que la capacit´e ajout´ee en externe soit du mˆeme ordre de grandeur ou sup´erieure `a la capacit´e drain-substrat. Pour la mˆeme raison, la r´esistance de grille doit ˆetre de plus faible valeur que la r´esistance de base afin de diminuer l’imp´edance de la branche Br^G.

La vitesse `a laquelle le transistor MOS doit ˆetre coup´e apr`es le d´eclenchement du transistor bipolaire, permet d’affiner le choix de la r´esistance et de la capacit´e `a utiliser. Le courant dans le canal du transistor MOS doit ˆetre coup´e avant l’apparition du r´egime de tr`es fort courant. Pour cela, la constante de temps du circuit RC de grille τ_G=R^ext_G C_G^ext doit ˆetre inf´erieure `a la nano-seconde. Cette derni`ere contrainte fixe donc le produit Rext

G Cext

G et lie les valeurs deRext G

etC_G^ext. Les valeurs optimales sont donc obtenues pour la plus faible valeur deC_G^exttelle que les deux conditions C_G^ext> C_DB etR^ext_G < R_B soient satisfaites.

Application

Une ´etude du d´eclenchement des transistors de protection NMOS r´ealis´es dans la technolo-gie 3 (d´ecrite dans le chapitre pr´ec´edent) a permis de valider cette m´ethode. Les r´esultats de simulations SPICE d’un transistor NMOS soumis `a un stress HBM de 2 kV pour diff´erentes configurations de couplage de grille sont pr´esent´es dans la figure 4.19. Ils confirment les r´esultats du d´eveloppement th´eorique pr´ec´edent. Si aucune capacit´e n’est ajout´ee en externe entre drain et grille, le pic de tension avant le d´eclenchement persiste. La capacit´e de couplage est tr`es faible dans ce cas et mˆeme pour une forte valeur de la r´esistance de grille (ici 140 kΩ), la tensionV_G augmente peu en d´ebut de d´echarge et ne permet pas de d´eclencher le transistor NMOS.

L’ajout d’une capacit´e externe et l’application des r`egles ´etablies pr´ec´edemment, permettent d’´eliminer totalement la surtension. De plus, la tension maximale aux bornes de l’oxyde de grille, donn´ee par V<sub>D</sub><sup>int</sup>−V<sub>G</sub> est ´egalement tr`es fortement diminu´ee. La polarisation de la grille est rapidement coup´ee avant d’atteindre le r´egime de fort courant. Seul le TBA parasite assure donc la conduction des fortes valeurs de courant. Remarquons ´egalement la nette r´eduction de la vitesse du transitoire de tension sur le drain due `a l’augmentation de la capacit´e ´equivalente entre drain et substrat.

Finalement, l’utilisation des simulations SPICE permet d’affiner le choix de la capacit´e et de la r´esistance de couplage de grille pour optimiser la r´eponse du composant.

Ces solutions ont ´et´e test´ees en pratique sur les transistor NMOS de la technologie 3. Les versions des composants dont le d´eclenchement par couplage de grille a ´et´e optimis´e, voient leur robustesse ESD doubl´ee vis-`a-vis de composants dont la grille est reli´ee directement ou par une simple r´esistance `a la masse, sans capacit´e externe suppl´ementaire.

4.7. Conclusion

1e-11 1e-10 1e-09 1e-08 1e-07

Temps (s)

0

2

4

6

8

10

12

Tension (V)

^VD (0 Ω) V_D (140 kΩ) V_G ( " ) V_D int -V_G ( " ) V_D (1 pF,115 Ω) V_G ( "," ) V_D int -V_G ( "," )

0

0,5

1

1,5

2

Courant (A)

I_C

Fig.4.19 – R´eponse du composant NMOS `a un stress HBM de 2 kV, simul´e par le mod`ele SPICE pour diff´erentes configurations de d´eclenchement par couplage de grille. Si une r´esistance ou une capacit´e de couplage sont utilis´ees, leurs valeurs sont indiqu´ees dans la l´egende.

4.7 Conclusion

Apr`es un r´esum´e des diff´erentes m´ethodes et techniques de mod´elisation utilis´ees pour la si-mulation compacte des composants de protection ESD bas´es sur les TBA, l’approche sur laquelle nous avons d´evelopp´e nos mod`eles a ´et´e justifi´ee.

La minimisation du nombre de param`etres `a extraire, par la r´eutilisation des mod`eles pr´ e-sents dans les biblioth`eques d’une technologie, permet de d´evelopper rapidement les mod`eles des composants de protection. En s’appuyant sur les mod`eles performants d´ej`a d´evelopp´es au sein du laboratoire, nous avons cherch´e `a les enrichir des ph´enom`enes associ´es aux fortes densit´es de courant mis en ´evidence dans les deux chapitres pr´ec´edents. L’approche modulaire, retenue pour son efficacit´e vis-`a-vis de l’extraction des param`etres, permet d’introduire facilement ces effets mais implique certaines limitations. Les mod`eles d´evelopp´es pr´esentent l’avantage d’ˆetre ´ etroi-tement li´es `a la structure interne du composant et offre ainsi la possibilit´e de mieux comprendre et analyser l’impact de certains param`etres structurels.

La dynamique du d´eclenchement des transistors bipolaires et MOS est un sujet g´en´eralement peu abord´e. Malgr´e la relative complexit´e des ph´enom`enes, une analyse simplifi´ee a permis de mettre en ´evidence les param`etres cl´es du d´eclenchement des composants. L’effet distribu´e des courants capacitifs dans le composant a ´et´e mis en ´evidence. Une am´elioration du macromod`ele a ´et´e propos´ee pour leur prise en compte.

Enfin, `a partir de ces ´etudes sur la dynamique du d´eclenchement, nous avons pr´esent´e une m´ethode d’optimisation du d´eclenchement par couplage de la grille des transistors de protec-tion NMOS. Bas´ee sur une ´etude de la distribution des courants dans les diff´erentes capacit´es du transistor MOS, cette m´ethode a permis d’am´eliorer significativement les performances des composants.

Chapitre 5

´

Etude des strat´egies de protections

L’efficacit´e de la protection des circuits int´egr´es contre les d´echarges ´electrostatiques repose sur le d´eveloppement de composants de protection robustes et performants. Dans les circuits modernes, le d´eveloppement de solutions de protection ne peut cependant pas se limiter `a la seule optimisation d’une biblioth`eque de composants ´el´ementaires. Le choix et la disposition de ces protections sur le circuit est une ´etape cruciale pour obtenir une protection efficace. La com-plexit´e croissante des fonctions assur´ees par les circuits et la demande d’une tr`es bonne robustesse aux ESD, rendent cette tache de plus en plus difficile. L’obtention d’un circuit qui r´epond aux crit`eres de robustesse ESD requis dans le cahier des charges d’un circuit, augmente parfois le nombre de cycles de conception. Il est donc indispensable de disposer d’outils performants pour d´eterminer la strat´egie de protection la mieux adapt´ee `a chaque cas.

Le d´eveloppement de mod`eles compacts des composants, adapt´es aux r´egimes de fort courant ESD, permet l’analyse globale du circuit et de sa protection [143]. L’´etude d’un circuit simple va permettre de d´emontrer l’efficacit´e et les limites de cette approche. Nous verrons que les r`egles classiques de conception ne sont pas suffisantes pour garantir les performances de la protection. En effet, l’interaction entre les composants de protection et de leurs anneaux de garde contre le ph´enom`ene de latch-up lors d’une d´echarge ´electrostatique sera mise en ´evidence. L’origine d’un cas critique lors de d´echarges MM sera ´egalement expliqu´ee. Enfin, de nouvelles r`egles de conception seront d´efinies pour r´esoudre ces probl`emes et garantir les performances des strat´egies de protection propos´ees aux concepteurs de circuits int´egr´es.

5.1 Strat´egies de protection des circuits

La protection d’un circuit contre les d´echarges ´electrostatiques consiste `a offrir des chemins sp´ecifiques pour les courants des d´echarges. L’imp´edance des chemins doit ˆetre suffisamment faible pour limiter les tensions et prot´eger la partie active du circuit. Pour cela, un r´eseau de composants de protection int´egr´es doit ˆetre constitu´e afin de d´etecter et conduire les d´echarges quelles que soient les broches d’entr´ee et de sortie du courant.

Dans le cadre d’une technologie CMOS, la constitution de ce r´eseau repose sur quelques sch´emas de base, d´efinis en fonction du type de broche `a prot´eger.

Dans le document Optimisation et modélisation de protection intégrées contre les décharges électrostatique, par l'analyse de la physique mise en jeu (Page 126-132)