5.2 Etude d’une strat´ ´ egie de protection
5.2.2 Confrontation des r´ esultats exp´ erimentaux et simul´ es
La caract´erisation de la robustesse HBM du circuit a ´et´e r´ealis´ee en utilisant la proc´edure de test suivante :
– Le stress HBM positif est appliqu´e sur un couple de broches dont l’une sert de r´ef´erence. – Pour chaque configuration, trois composants sont test´es avec des pas de tension HBM de
500 V.
– Entre chaque stress, la fonctionnalit´e du circuit est v´erifi´ee pour un courant de 100 µA fournie par l’´etage de sortie.
– De plus, les courants de fuite de l’alimentation et de l’´etage d’entr´ee sont contrˆol´es en l’absence de charge sur la sortie, `a la fois pour les ´etats logiques haut et bas.
Le crit`ere de d´efaillance est atteint lorsqu’un courant de fuite est sup´erieur `a 1 µA. Les r´esultats des caract´erisations sont r´esum´es dans le tableau 5.2. La disposition particuli`ere du tableau permet de reprendre les sym´etries du r´eseau de protection et de grouper les cas les plus critiques. kV + E VSS S VDD E 6 5 13 VDD 3 7 5 S 6,5 7,5 15 VSS 14 16 16
Tab. 5.2 – R´esultats des tests HBM entre chaque broches. Une broche de la premi`ere colonne est stress´ee positivement par rapport `a une broche de la premi`ere ligne.
+ E VSS S VDD
E M1 ou D2,M2 D2,M2,D3 ou M1,D3 D2
VDD M2,D1 M2 M2,D3
S D4,M2,D1 D4,M2 D4
VSS D1 D3 D5
Tab. 5.3 – Chemin de d´echarge pr´evu par la simulation SPICE dans chaque configuration de stress.
La simulation SPICE permet de d´eterminer le chemin de d´echarge et les composants actifs pour chaque configuration de stress HBM. Ces chemins sont r´esum´es dans le tableau 5.3. Les chemins de d´echarge qui ne mettent en jeu que des diodes polaris´ees en direct sont group´es dans la derni`ere colonne et la derni`ere ligne du tableau. Ils ne constituent pas des cas critiques pour la robustesse du circuit.
La robustesse des chemins compos´es devrait ˆetre proche de celle de l’´el´ement le plus fragile. La robustesse des diodes, toujours polaris´ees en direct, ´etant tr`es ´elev´ee, le minimum de robustesse attendue devrait donc correspondre `a la robustesse des transistors M2 et M1 de 7 kV et 6 kV, respectivement. Or, plusieurs configurations de d´echarge pr´esentent des tenues bien inf´erieures. Et plus particuli`erement, la strat´egie de protection v´erifi´ee par simulation SPICE ne r´epond pas aux attentes d’une tenue globale de 4 kV dans le cas d’un stress VDD/E.
Afin de v´erifier la validit´e des r´esultats de simulation, nous les avons confront´es `a plusieurs r´esultats exp´erimentaux. La configuration de d´echarge de l’entr´ee vers la sortie est d’un int´erˆet
particulier car deux chemins de d´echarge sont possibles et mettent en jeu deux ou trois compo-sants de protection. Pour cette configuration, les caract´eristiques TLP exp´erimentales et simul´ees (Fig. 5.5) sont en bon accord. Remarquons que les r´esistances des pistes de m´etal doivent ˆetre ex-traites avec pr´ecision pour obtenir une caract´eristique correcte. Les deux d´ecrochages successifs de la caract´eristique t´emoignent du d´eclenchement des deux chemins possibles pour la d´echarge. D’apr`es les informations tir´ees des simulations, le courant circule au travers des composants D2, M2 et D3 pour la premi`ere partie de la courbe TLP, puis par les composants M1 et D3 pour la seconde partie (Fig. 5.5). Le chemin D2,M2,D3 est actif dans un premier temps car le transistor M2 est d´eclench´e par couplage capacitif, contrairement au transistor M1 dont la grille est li´ee `a la masse. Pour des niveaux de courant plus importants, sous l’effet des chutes de potentiel dans la diode D2 et les pistes m´etalliques, la tension aux bornes du transistor M1 devient suffisante pour permettre son d´eclenchement. Le courant emprunte alors le chemin M1,D3.
Co u ra n t (A) Mesure Simulation Tension (V) D2,M2,D3 M1,D3
Fig. 5.5 – Caract´eristiques TLP exp´erimentale et simul´ee de la broche d’entr´ee par rapport `a celle de sortie.
L’utilisation de la microscopie d’´emission lumineuse (photo´emission) coupl´ee au banc de mesure TLP permet de d´eterminer exp´erimentalement le chemin suivi par une d´echarge [41]. La confrontation du chemin pr´edit par simulation `a celui d´etermin´e exp´erimentalement permet de valider les r´esultats de simulation.
La vue du circuit de test ´etudi´e est donn´e dans la figure 5.6. Les diff´erents composants sont rep´er´es sur l’image.
Des images de photo´emission ont ´et´e r´ealis´ees pour des courants TLP de 370 mA et 1,7 A appliqu´es entre l’entr´ee et la sortie. La longueur de l’impulsion TLP est de 120 ns et la fr´equence de r´ep´etition de 10 Hz. La dur´ee totale de l’exposition est de 5 min. L’image de la figure 5.7(a) montre que seul le transistor M2 est actif pour un courant de 370 mA. Le courant emprunte donc le chemin par les composants D2,M2 et D3. Les diodes D2 et D3, qui sont polaris´ees en direct, ´emettent moins de photons que le transistor M2 polaris´e en inverse, et dans des longueurs d’onde pour lesquelles la cam´era utilis´ee est moins sensible. Leur fonctionnement n’est donc pas visible sur l’image de photo´emission. Les courants obtenus par simulation (Fig. 5.7(b)) montrent effectivement que seul le transistor M2 est actif dans ces conditions. De la mˆeme fa¸con, l’image de photo´emission montre que seul le transistor MOS M1 est actif pour un courant de 1,7 A (Fig. 5.8(a)), ce qui correspond parfaitement avec les r´esultats obtenus par simulation dans la figure 5.8(b).
Les r´esultats de simulation ne peuvent pas ˆetre remis en cause. La simulation s’av`ere donc ˆ
5.2. ´Etude d’une strat´egie de protection
D2 M1
Circuit
interne
2nd ´etage
protection
entr´ee
M2
´etage de
sortie
Fig. 5.6 – Vue du circuit de test.
5.2.3 Analyse de d´efaillance
Pour certains chemins de d´echarge VDD/E, VDD/S et E/S, les r´esultats de simulation ne permettent pas de pr´edire la robustesse du circuit ´etudi´e. La simulation montre qu’aucune surtension ou courant destructifs ne pourraient conduire `a la destruction du circuit interne. Pourtant, la robustesse du circuit est nettement inf´erieure aux attentes, en particulier dans le cas du stress VDD/E o`u il ne peut supporter de d´echarge sup´erieure `a 3 kV HBM.
Afin de comprendre l’origine du probl`eme rencontr´e, une localisation de d´efaillance a ´et´e r´ealis´ee sur les circuits utilis´es pour caract´eriser les configurations qui pr´esentent une faible robustesse. Pour chacun de ces cas, la fonctionnalit´e du circuit d´efaillant n’est pas affect´ee. Seul le courant de fuite de l’alimentation poss`ede une valeur anormalement ´elev´ee, variant de 2µA `a 20 µA en fonction des circuits alors qu’il ´etait inf´erieur au nano-Amp`ere avant l’application des stress HBM.
Dans aucun des cas, l’utilisation de la technique de photo´emission, en tant que technique d’analyse de d´efaillance, n’a permis de localiser des d´efauts, quelque soit l’importance du courant de fuite. Seules les techniques de localisation OBIRCH et SEI ont permis de d´eterminer le lieu de la d´efaillance. Les images OBIRCH obtenues dans le cas des chemins VDD/E et E/S sont pr´esent´ees dans la figure 5.9.
La localisation du d´efaut est particuli`erement pr´ecise grˆace a cette technique d’analyse. Comme le montre la figure 5.9(a), le d´efaut observ´e sur le circuit qui a subi un stress HBM entre les broches VDD et E, se situe dans l’anneau de protection contre le latch-up du transistor de protection M1. De fa¸con similaire, le d´efaut cr´e´e lors d’un stress HBM entre les broches E et S du circuit se situe dans l’anneau de latch-up du transistor NMOS de l’´etage de sortie.
Ceci laisse supposer que le transistor NPN parasite form´e par le drain du transistor (´ emet-teur), le substrat (base) et l’anneau N++N de protection contre le latch-up (collecteur), est un ´
el´ement qui joue un rˆole important lors d’une d´echarge.
La jonction ´emetteur-base de ce transistor correspond `a la diode drain-substrat D1 du tran-sistor NMOS M1 (Fig. 5.3). Dans la figure 5.11, cette diode est remplac´ee par un transistor NPN pour repr´esenter le transistor parasite NPN1. De la mˆeme mani`ere, le transistor parasite NPN3 remplace la diode D3.
0 5e-08 1e-07 1,5e-07 Temps (s) 0 0,1 0,2 0,3 0,4
Courant (A) Courant totalCourant dans M1 Courant dans M2
(a) (b)
Fig. 5.7 – (a) Image en photo´emission pour un courant TLP de 370 mA entre l’entr´ee et la sortie. (b) Courant dans les transistors M1 et M2 au cours d’une impulsion TLP de 370 mA.
0 5e-08 1e-07 1,5e-07
Temps (s) 0 0,5 1 1,5 2
Courant (A) Courant totalCourant dans M1 Courant dans M2
(a) (b)
Fig.5.8 – (a) Image en photo´emission pour un courant TLP de 1,7 A entre l’entr´ee et la sortie. (b) Courant dans les transistors M1 et M2 au cours d’une impulsion TLP de 1,7 A.
Ce transistor dont le collecteur est reli´e `a la ligne d’alimentation VDD, offre donc un chemin suppl´ementaire lors d’une d´echarge de VDD vers E (Fig. 5.11). De la mˆeme fa¸con, le transis-tor bipolaire parasite NPN3 associ´e au transistor NMOS de l’´etage de sortie, offre un chemin suppl´ementaire dans le cas des d´echarges VDD/S et E/S.
L’utilisation de la simulation physique bidimensionnelle en mode mixte permet de v´erifier que le transistor bipolaire parasite NPN1 conduit une part importante du courant lors d’une d´echarge VDD/E, malgr´e son tr`es faible gain en courant. Pour cela, une description bidimension-nelle est utilis´ee pour chacun des transistors M1 et M2. Les simulations physiques de ces deux composants sont coupl´ees au travers d’un circuit SPICE qui permet ´egalement d’introduire le cir-cuit ´equivalent du mod`ele HBM pour g´en´erer le courant d´echarge. Lors de la d´echarge VDD/E, l’essentiel du courant circule dans le transistor de la protection centrale qui est alors polaris´e en inverse. Sa tension de maintien, de l’ordre de 7 V, d´efinit la tension entre VDD et VSS qui
5.2. ´Etude d’une strat´egie de protection
VDD/E E/S
(a) (b)
Fig. 5.9 – Localisation de la d´efaillance par la technique OBIRCH pour des circuits ayant subi un stress HBM entre les broches VDD et E (a) et entre l’entr´ee E et la sortie S (b). Les lieux de d´efaillances sont cercl´es de blanc.
N++ (a) (b) N++ N P++ Substrat P VDD VSS E
A’
A
Fig. 5.10 – (a) Image OBIRCH de la localisation du d´efaut pour le stress E/S. (b) Coupe A-A’ sch´ematique du transistor bipolaire lat´eral parasite.
correspond ´egalement `a la tension appliqu´ee sur la jonction collecteur-base du transistor NPN1 alors polaris´e en inverse. Dans ces conditions, le courant circulant dans le collecteur du transistor parasite repr´esente environ 15% du courant total au cours de la simulation d’une d´echarge de 4 kV HBM.
L’utilisation de la photo´emission coupl´ee au banc de test TLP permet de confirmer le fonc-tionnement du transistor parasite pour les fortes valeurs du courant dans le cas d’un courant TLP circulant de l’entr´ee du circuit vers sa sortie (stress E/S) (Fig. 5.12). Dans cette image, la formation d’un point de focalisation du courant au cours des 5 minutes d’acquisition, appa-raˆıt clairement. Ce point est situ´e dans l’anneau de protection contre le latch-up du transistor NMOS de sortie. Sa position correspond avec le lieu de d´efaillance mis en ´evidence par l’imagerie OBIRCH.
D1 S E VDD VSS D2 M1 M3 M4 M2 D5 NPN1 D3 NPN3 D4
Fig.5.11 – Sch´ema ´electrique du circuit de test dans lequel les diode D1 et D3 sont remplac´ees par les transistors parasites NPN1 et NPN3 qu’elles forment avec leur anneau de protection contre le latch-up.