6.3 Signal PWM
6.3.3 Mémoire dans le pixel
Quel que soit le mode de pilotage utilisé, tous les circuits employant une modulation PWM programmée numériquement utilisent un point mémoire pour contrôler le fonctionnement du pixel en dehors des phases de programmation.
Implémentation d’un point mémoire
Une première possibilité consiste en l’implémentation du point mémoire au moyen de tran-sistors GO2 alimentés sous une tension de 1,5V. La dynamique de sortie obtenue permet d’assurer le blocage de l’interrupteur PWM, et donc l’extinction du pixel. Elle permet aussi une ouverture satisfaisante de l’interrupteur, en laissant une tension d’environ 1 V aux bornes de la source de courant, lorsque le pixel est activé. Cependant les transistors GO2 étant destinés aux fonctions analogiques ou aux interfaces d’entrée sortie du circuit, aucune cellule de biblio-thèque (standard-cell) de point mémoire implémentée avec ces derniers n’est disponible. En s’appuyant sur la structure classique d’un point mémoire 6t, la juxtaposition de six transistors GO2 représentée en Figure 6.20, permet d’évaluer l’encombrement d’un tel point mémoire
GO2 réalisé à partir de transistors standards à environ 1,5µm2.
FIGURE6.20 – Estimation d’encombrement d’un point mémoire 6t en GO2
Afin de diminuer l’encombrement du point mémoire, une implémentation au moyen de transistors GO1 est envisagée. Une juxtaposition de 6 transistors illustrée en Figure 6.21,
fait apparaitre un encombrement d’environ 0,5 µm2, soit trois fois moins que pour une
implémentation en GO2. L’emploi de standard-cell de grande compacité permet de réduire
cet encombrement à 0,120µm2. Cependant le gain en encombrement associé à l’emploi de
transistors GO1 est considérablement réduit par la distance minimum devant les séparer de la circuiterie réalisée en GO2. De plus la dynamique réduite de 0,9 V disponible à la sortie d’un
point mémoire GO1 s’avère problématiques pour le contrôle de l’interrupteur 5 V définissant l’état du pixel.
FIGURE6.21 – Estimation d’encombrement d’un point mémoire 6t en GO1
Le lien entre les domaines d’alimentations 1,5 V et 0,9 V, associés aux transistors GO2 et GO1, peut être réalisé de deux manières. En considérant le circuit pixel présenté en Figure 6.6 avec
VDD= 1,5 V, l’alimentation du point mémoire entre VDDet une ligne G N Dg o1présentant un
potentiel de VDD - 0,9 V permet une évolution du signal PWM dans l’intervalle [ 0,6 V ; 1,5 V
]. Lorsque le pixel est allumé, avec Vpw m= 0,6 V, on a Vsour ce + Vg st 4= 0,9 V, avec la tension
aux bornes de la source de courant Vsour ce = VDD− VA. Sachant que Vg st 4 = Vt ht 4 + Vovt 4,
avec Vt ht 4≈ 0,5 V, et Vov = Vg s- Vt la tension d’overdrive contrôlant le courant de source du
transistor, Vsour ce+ Vov≈ 400 mV. Une telle tension s’avère très faible pour assurer à la fois le
fonctionnement de la source de courant (T1et T5), et une ouverture correcte de l’interrupteur
T4. La figure 6.22 présente l’évolution du courant traversant un pixel initialement programmé
avec un courant de 300 nA en fonction du potentiel appliqué à la grille de T4. L’activation du
pixel avec un signal PWM de 0,6 V au lieu de 0 V entraine une diminution du courant généré,
qui s’explique par l’augmentation du potentiel au nœud C et une sortie de T1de sa zone de
saturation.
Une alimentation du point mémoire entre la masse et une ligne VDDg o1présentant un potentiel
de 0,9 V, permet une évolution du signal PWM dans l’intervalle [ 0V ; 0,9V ]. Lors de l’extinction
de la LED, le potentiel du nœud A tend rapidement vers VDD. La tension Vg srésultante au
niveau de T4entraine la persistance d’un courant important au niveau du pixel. Dans le cas
présenté en figure 6.22, un courant pixel de plus de la moitié de sa valeur nominale est ainsi maintenu durant les phases d’extinction. La LED conserve alors une luminance supérieure à
FIGURE6.22 – Courant pixel en fonction du potentiel du signal PWM
L’utilisation d’un translateur de niveau rehaussant la dynamique du signal à 1,5 V permettrait d’assurer le fonctionnement du circuit pixel avec un point mémoire GO1. Cependant l’encom-brement d’un tel translateur est comparable à celui d’un point mémoire GO2. L’association d’un point mémoire GO1 à un translateur de niveau ne constitue donc pas une solution avantageuse en ce qui concerne l’encombrement du circuit pixel.
FIGURE6.23 – Circuit pixel acceptant le signal d’un point mémoire GO1 (a), estimation d’en-combrement (b)
L’ajout d’un transistor NMOS GO1 pour former un circuit pixel tel que présenté en Figure 6.23 constitue une solution alternative à l’emploi d’un translateur de niveau. La Figure 6.24 illustre le fonctionnement de ce circuit lors d’une extinction, puis d’un allumage du pixel, avec un
signal PWM évoluant dans l’intervalle [ 0V ; 0,9V ]. Lorsque le pixel est allumé T6se trouve
en régime linéaire et une tension faible d’environ 5 mV apparait entre son drain et sa source. Lorsque la LED est éteinte, il permet de limiter l’augmentation du potentiel au point D à 1,23 V. Ce fonctionnement de type cascode est conditionné par l’existence d’un courant le traversant,
il n’est donc pas possible d’éliminer totalement le courant Io f f une fois la LED éteinte. Io f f
est ici limité à 560 pA, ce qui correspond à une densité de courant de 25 mA/cm2pour une
éteinte dans ces conditions.
FIGURE6.24 – Fonctionnement du pixel avec point mémoire GO1 lors d’une extinction
Nombre de bits mémorisés par pixel
Comme illustré par la Figure 6.23 (b) les transistors composant un circuit pixel avec un unique
point mémoire peuvent être implémentés sur une surface de 2,25µm2, soit un pas pixel de
1,5µm.
Le faible encombrement des standard-cells mémoire GO1 permet d’envisager l’implémen-tation de plusieurs points mémoire au niveau de chaque circuit pixel. La mémorisation de l’ensemble de la donnée à afficher au sein du pixel permet de recourir à une unique sélection de chaque ligne par temps trame, et d’employer un flux de données constant au niveau de la matrice.
L’emploi de multiples points mémoire implique l’implémentation d’un mécanisme de sélec-tion déterminant à chaque instant le bit de donnée utilisé comme signal PWM. Les standard-cell mémoire offrent des solutions compactes, mais ne fournissent pas à leur sortie un signal unipolaire directement utilisable comme signal PWM. Bien qu’existant avec différents types de port de lecture et d’écriture, toutes les cellules peuvent forcer un état bas sur leur sortie, mais ont besoin d’un circuit de lecture spécifique pour générer un état haut. Une cellule mémoire
dédiée aux besoins du pixel est envisagée avec un encombrement d’environ 0,6µm2.
En prenant l’exemple de données codées sur 10 bits, la seule implémentation des points mémoire nécessaires au stockage de la donnée à afficher occupe une surface minimum de 6
µm2. La mémorisation de la totalité du signal à afficher ne semble donc pas compatible avec
les très petits pas pixels recherchés.
Lors de l’affichage d’un signal BCM, la durée nécessaire à l’affichage du bit de poids le plus fort correspond, à un LSB près, au temps nécessaire à l’affichage de la totalité du reste du
signal. Il est alors envisageable de ne placer que 5 cellules mémoires par pixels, et de mettre en commun cette mémoire entre des pixels deux à deux. Le contenu des mémoires est alors rafraichi deux fois par trame. Durant la première demi-trame le premier pixel utilise un bit mémoire pour afficher son MSB, tandis que le second pixel utilise les 9 autres bits de mémoire. Après le second rafraichissement, le premier pixel utilise 9 bits mémoire pour terminer son affichage, tandis que le second affiche son MSB à l’aide du bit mémoire restant. La Figure 6.25 illustre le fonctionnement de deux pixels partageant ainsi leurs points mémoire. En conservant
une surface de 6µm2, soit un pas pixel d’environ 2,5µm, le partage de points mémoire libère
l’espace nécessaire à l’implémentation du reste des transistors constituant les circuits pixel.
FIGURE6.25 – Principe de répartition des données dans une mémoire partagée par deux pixels