Honeywell 2040

(1)

Honeywell

SERIES 2000 HARDWARE

MODELS 2040 THROUGH 2070 PROGRAMMERS'

REFERENCE MANUAL

(2)

Honeywell

SERIES 2000

SUBJECT:

MODELS 2040 THROUGH 2070 PROGRAMMERS'

REFERENCE MANUAL

The Central Processor Hardware of Series 2000 Models 2040, 2040A, 2050, 2050A, 2060 and 2070; the Easycoder Assembly Language; Summary Information Concerning the Programming of Serie s 2000 Peripherals.

SPECIAL INSTRUCTIONS:

Peripheral devices used in Series 2000 systems are thoroughly documented in their own manuals. A complete listing of manuals is contained in the Honeywell Publications Price Catalog, Order No. AB8I.

DATE:

May 1973 ORDER NUMBER:

AG28, Rev. 0

(3)

PREFACE

This manual constitutes a programmer.' S reference source of detailed information concerning the central processor hardware of Series 2000 models. The Easycoder Assembly Language, used with the Series 2000 Basic Programming System and the Series 2000 operating system - OS/2000, is also defined. In addition, this volume contains information concerning the programming of Series 2000 peripheral devices and the Scientific Unit and Scientific Sub- processor. The hardware information presented herein is equally applicable for the programmer using the following operating systems: Extended Mod 1 (MSR), Mod 1, or Mod 4.

It is recommended that the user obtain software publications applicable to his operating system;

refer to the Honeywell Publications Price Catalog, Order No. AB81, for a complete list of a vailable publications •

. The equipment characteristics reported herein remain subject to change to allow the introduction of design improvements.

AG28

(4)

Section I

Section II

CONTENTS

Serie s 2000 Components Central Processor

Console s . . . • . . . . . . . . Standard Proce s sing Mode ••• ~ •••••••••••••••••••••••••••

Interrupt Proce ssing Mode •••••••••••••••••••••••••••••

External Interrupts •••••••••••••••••••••••••••••••••

Inte rnal Inte rrupt ••....•••••.•••••••••••••••••••••

Addre s sing Mode s •.••••.••••••••••••••••••••••••.•••••

Item-Mark T rapping Mode •••••••••••••.••••••••••••••••

Processing Power . . . . Per ipheral Interface . . . . Peripheral Control . . . . Peripheral Data Transfer Operation •••••••••••••••••••••

Peripheral Addresses and Unit Loads •••••••

Read/Write Channel • • • • • • • . • . • • • • . • •••••

Peripheral Equipment •••••••••••••.•.•••.•••••••.••.

Punched Card Equipment ••.••••••••.••••••••••••••••••••

High-Speed Printer s •••••.••.•••••••••••••••••

Print Buffer •••••••••••••••••••••••••.•••••••••

Magnetic Tape Units . . . . • . . . 1200-BPI Recording Density •••••••••••••••••••••••••

1600-BPI Recording Density •••••••••••••••••••••••••

Dynamic Tape Addressing •••••••••••••••••••••••••

IBM Magnetic Tape Compatibility •••••.••••••••••••••

EBCDIC Code Translation •.•••••••••••••••••

Disk Pack Drives . . . . Write Protect Capability •••••.••••••••••••••.•.•••••

Dynamic Disk Addressing ••••••••••••••••••••••••••••

Central Processor Finished •••••••••••••.••••••••••••

Eight-Bit Transfer . . . ' . . . . Random Acce s s Drums •••••.••••••••••••••••••••••••••

High-Speed Disk File •••••••••.•••••••••••••••••••••

Angular Po sition Indicator •••••••••••••••••••••••.

Paper Tape EquipIllent . . . • . . . Data Communication Equipment •••••••••••••••••••••••••

Consoles . . . . Visual Information Projection (VIP) Devices •••••••••••••

Teller Terminal Equipment ••.•••••••••••••••••••••••••••

F ea tur e sand Powe r Module s ••••••••.•.•••••••••••••••••••

Advanced Programming •••••••••••••.••••••••••••••••••

PrograOl lrlterrupt . . . • . . . Edit In struction . . . . Storage Protection •••••••••••.•.•.••.•••••••••••••••••

Extended Multiprogramming and Eight-Bit Transfer •••••••

Scientific Unit and Scientific Subproce s sor ••••••••••••••••

High-Resolution Clock •••••••••••••••••••••••••••••••••

Expanded Instruction Package ••••••••••••••••••••••••••••

The Central Processor . . . • Main Memory . . . .

Page 1-1 1-1 1-2 1-2 1-3 1-3 1-3 1-4 1-4 1-4 1-5 1-6 1-6 1-7 1-8

1-9 1-9 1-9

1-10 1-10 1-10 1-10 1-11 1-12 1-12 1-12 1-14 1-14 1-14 1-15 1-15 1-15 1-15 1-16 1-16 1-17 ,1-18 1-20 1-20 1-20 1.-20 1-20 1-21 1-21 1-21 1-21 1-22 2.:..1 2...;1

(5)

Section II (cont)

CONTENTS (coni)

MeID.ory Cycle • . . . • • . • • . . . . • . . . Control MeIIlory ••..•.•..•.•.••.. ' . . . • . . . • . . • . . .

Address Registers 0 0 0 0 0 0 0 . 0 . 0 0 0 0 0 0 • • 0 0 . 0 . 0 0 .

Read/Write Counter s o . ⁰ ⁰ ⁰⁰ ⁰ ⁰^{0 0 •} ⁰⁰ ⁰ ⁰^• ⁰⁰ ^{0 0 •} ⁰^{• • 0} ⁰⁰ ⁰ ⁰ Arithm.etic Unit ⁰ ⁰ ^•⁰ ⁰⁰ ^• ^• • • • • • • • • • • • • • • • • •

Control Unit . . . .

Input/Output Traffic Control ••• ⁰ ^{• • 0}^{• • 0}^•⁰ ^•⁰ ^{• • 0}⁰ ⁰ ^•⁰ ^• ⁰^• o. ⁰ ^{• • •} Data Transfer Rate s o . o ••••••• ⁰• • • • • o. • • ^{. 0}o ••• ^{0 . 0} Mem.ory Acces s Distribution ⁰ • • • • • • • • • 0 0 0 0 0 • •

Mem.ory Access Distribution of the Type 2041 Processor . . . • . . . Mem.ory Access Distribution of the Type 2041A

Prace S Bar ••••••••••••••••••••••••••••••••••••••••

Mem.ory Acce s s Distribution of the Type 2051 C

Processor . . . • Mem.ory Access Distribution of the Type 2051A

Frace'ssar . . . •. _ . . • . . . Mem.ory Access Distribution of the Type 2061

Processor . . . . Mem.ory Access Distribution of the Type 2071

Processor . . . • . . . • Interlocking Read/Write Channels ⁰^• ⁰ ^•^{0 0 0}• • • • 0 0 • 0 • o. ⁰ ^{• • • 0} Variable -Speed Read/Write Channels ⁰⁰ ⁰⁰ ⁰0 0 • • • 0 • 0 0 • 0 • • 0 0

Buffered Sector s . . . • . • . . • . . . Buffered Sector Operation ⁰^• ⁰ ^• ⁰^{• • • 0}^•⁰ ⁰^• ⁰⁰ ^• ⁰^• ⁰⁰ ⁰ ⁰⁰ ⁰^{• • 0}

Buffered Mode . . • • . . . • . . . • • Direct-Access Mode

Buffered Sector Re strictions

Program.m.ing Considerations o. o. ⁰ ^•o. ⁰ ⁰ ^•⁰^• ⁰ ^•⁰ o.

Extended I/O Indicator 0 0 . 0 0 . 0 • 0 0 • 0 o. ⁰ ^• o. ⁰ ^• ^{0 0}o.

Testing Peripheral Control Unit Busy Status o. o. ⁰^{• • • 0} Escape Code s ••••• ^{0 0 0 •} ⁰ ^• ^{0 0}o. ⁰^• o. o.

Storage Protection Feature ••• ⁰⁰ ⁰ ^{0 0 0 0}^• ⁰. 0 • •

Index Register s . . . • . . . Central Processor Modes 0 . 0 0 0 0 0 0 . 0 • • 0 . 0 0 o. ⁰ • • • 0 0 . 0 . 0 . 0

Internal In.terrupt 0 0 • • 0 • • • 0 0 • 0 0 0 • 0 • o ••••••• o.

Violations of Storage Protection • ⁰ ^•⁰ ^{• • 0}^•⁰ ^•⁰ ^•⁰ ⁰⁰ ⁰^• ⁰^• Proceed Indicator ⁰ ^{• • 0}^{• • 0}^{• • 0} ⁰⁰^{• • 0} . 0 0 0 0 0 0 o •••

Extended Multiprogram.m.ing and Eight-Bit Transfer ^{0 0 . 0}^{• • • 0} ^•⁰ Storage Protection with Base Relocation ⁰ ^{• • 0}⁰ ^• ⁰^• ⁰ ^• o. ⁰^{• • 0}⁰ External Interrupt Ma sking ⁰^{• • 0} ⁰ ^•⁰• • • • 0 0 0 0 • • • • 0 0 • o ••••• ⁰ Instruction Tim.eout ••• ⁰ ^•⁰ ⁰⁰ ⁰ o •• ⁰⁰ ^•⁰ ^• ⁰^{• • 0}o. ⁰ ⁰^{• •}o. 0 0 • • 0 • 0

Eight-Bit Transfer Capability ^{0 0 0} ^•⁰ ^•o. o ••••.• ⁰^{. 0 0} ⁰ o. ^{0 0 0 0} ⁰ Privileged SCR Instruction ⁰ ⁰ ^•⁰ ⁰ ^•⁰ ^•⁰ ^{• • 0}o. ⁰ ⁰• • • • • • o.

Privileged BCT Instruction ⁰ ⁰^{• • •}o ••• o. ⁰ ^•o ••••• ⁰⁰ o.

High-Re solution· Clock • ⁰⁰ ⁰ ⁰⁰ ^{0 0 •} ⁰ ⁰^• ⁰• • • • • • • • • • 0 • 0 • o.

Accounting Tim.er Register ⁰ 0 0 0 • • 0 • • • o. ⁰⁰ ^{0 0}o. o.

External Interrupt Mode ⁰o ••••• ⁰ . 0 0 0 0 0 0 0 0 • • • 0 0 • 0 0 o. ⁰ ⁰ ^{• • 0} SCR and LCR Instructions o ••• ^{0 0 0 •} o ••••• o •• ⁰^{• •}o. o ••• ⁰ ⁰ ⁰ High-Re solution Clock Allow o. ⁰⁰ ^• ⁰^• ⁰^• ⁰^{• • 0} ⁰⁰ ^{• • 0}⁰ ⁰^• ⁰^• ⁰ ⁰ ^•⁰ ^• Interrupt Processing . 0 • • • 0 . . 0 • • 0 . 0 0 0 0 0 . 0 0 . 0 0 • • 0 0 0 0 0 . 0 . 0 0 0 •

Exte rnal Inte r rupt • ⁰• • • • 0 0 0 • 0 • • • 0 0 0 • • o •••• ⁰ ^•⁰ ⁰ ⁰^{• •} Inte rnal lrl te r rupt • . . . • • . • . . . . • . . . • . . . • . • . . . • Interrupt Program.m.ing . 0 0 0 0 . 0 0 0 0 • • 0 • o. ⁰^• o ••• ⁰ ⁰ • • • • • 0 0 0

Peripheral Control Interrupt ⁰ 0 0 • • 0 0 • 0 • 0 0 o. ⁰ ^• 0 0 . 0 o. ⁰ ^{• • • 0}

Page 2-3 2-4 2-5 2-5 2-8 2-9 2-9 2-9 2-10 2-12 2-13 2-13 2-14 2-16 2-17 2-17 2-17 2-18 2-18 2-18 2-19 2-19 2-19 2-19 2-19 2-20 2-21 2-21 2-21 2-22 2-23 2-25 2-26 2-26 2-27 2-27 2-28 2-29 2-29 2-30 2-30 2-30 2-31 2-31 2-31 2-31 2-32 2-33 2-35

(6)

Section III

Section IV

Section V

)

CONTENTS (cont)

Data Form.at • • . . • . . . • . . . • . . . • . . • • . . . . • • . . . . Variable Field Length ••••••••••••••••••••••••••••••••••••

Instruction Format •••••••••••••••••••••••••••••••••••••••

Operation Code •. . • . . . . • . . . • . . . . • . • . . • • . . . • . . . • . . . • A - an d B - A d dr e sse s . . • . . . . . . . . • . • • . . . • . . . • . • Variant Character

SUIn.Illary • . • . • . • • • '0' • • • • • • • • • • • • • • • • • • • • • • • •

Organization of Data in Main Memory •••••••••••••••••••••••

Fields . . . . Items

...

Records

Sum.m.a ry • . . . • . . . • . . . Magnetic Tape Data Format ••••••••••••••••••••

Punched Card Form.at •••••••••••••••••••••••••••••

Disk Format

...

Data Conventions Track Format

...

Record Format Address Mark Header Area

...

Data Area . . • . . . • . . . . • . . . • . • . ...•.•

T rack- Linking Record . . • . . • . • . • . • . . . . • . . . • . . . • . • Addre s sing . . . • . . . • • . . . • . . . • . . • . . • • Basic Concepts . . . • • . • . . . • . . . • . . . • . . • . . • . . . . • Registers Used in Addressing •••••••••••••••••••••••••••••

Sequence Register (SR) ••••••••••••••••••••••••••

Change Sequence Register (CSR) ••••••••••••••••••••••••

External Interrupt Register (EIR) •••••••••••••••••••••••

Internal Interrupt Register (IIR) ••••••••••••••••••••••••

A-Address Register (AAR) ••••••••••••••••••••••••••••••

B-Address Register (BAR) •••••••••••••••••••••••••••••

S UIrlm.a ry . • . . . . . . . . . . • . . . . . . . . . Addre s sing Mode s . . . • • . . . . • . . . • . . . • . . . Two-Character Addressing Mode ••••••••••••••••••••••••

Three -Character Addre s sing Mode ••••••••••••••••••••••

Four- Character Addre s sing Mode •••••••••••••••••••••••

Addre s s Modification •••••••••••••••••••••••••••••••• ⁰^{• • • •} Index Registers . . . • . . . • . . . . • . . • Index Register Map • . . . • • . . . • . . . . • . . • Three-Character Address ••••••••••••••••••••••••••••••

Indirect Addre s sing Indexed Addressing Four-Character Addres s

...

Indirect Addre s sing ••••••••••••••••••••••••••••••••

Indexed Addre s sing . . • . . . • . . . • . . . . • . . . • . • . • . . . • Treatment of Addresses Larger Than a Memory's

MaxiIllUIrl Addre s s . • • . . • . . . • . . . • • . . Potential Addresses Within Address Register Range Potential Addresses Outside Address Register Range Explicit Addre s sing, Implicit Addre s sing, and Chaining ••••••

Ea sycoder Programming Introduction •••••••••

The Symbolic Language

...

The As sembler s •••••••••

Page 3-1 3-1 3-2 3-2 3-2 3-3 3-3 3-4 3-4 3-5

3-6 3-6

3-7

3-9

3-10 3-10 3-11 3-11 3-11 3-11 3-14 3-15 4-1 4-1 4-3 4-3 4-3 4-3 4-4 4-4 4-4 4-4 4-5 4-5 4-6 4-8 4-8

4-9

4-10 4-10 4-11 4-12 4-12 4-13 4-15 4-15 4-15 4-16 5-1 5-1 5-3 5-3

(7)

Section V (cont)

Section VI

Section VII

CONTENTS (cont)

Coding Form. . . . . • . • . . • • . • • . . . • . • . . . • . . . • . . . • . . . • • • • Card Number (Card Columns 1-5) ••••••••••••••••••••••

Type (Card Column 6)

Ma rk (Card C olUInll 7) • . . • • • . . • . . . • . . . • . . . . • Location; (Card Columns 8-14) •••••••••••••••••••••••••

Operation Code (Card Columns 15-20) ••••••••••••••••••

Operands . . . • . . . • • . . • . . . . • . • . . • . . . . • . . . Additional Coding Rule s •••••••••••••••••••••••••••••

Addre sse ode s • . . . • . . . • . . . Absolute

SYnlbolic • • . . . • . . . • . . . • . . . • Self Reference . . . • • . . • . . . Relative • . . . • . . . • . . . Out-af-Sequence . . . • . . . • . . . • . . . . Blank . . . • . . . • . . . • . . . . Literals

Decimal Literals Binary Literals Octal Literals

Alphanumeric Literals •••••••••••••••••••••••••••••

Area Defining Literals •••••••••••••••••••••••••••••

Addre s s Literal s • • • • . • . . . • . . . • . . . . • . . • . . . Variant Character •••••••••••••••••••••••••••

Input/Output Control Characters •••••••••••••

Addre s s Modification Code s· ••••••••••••••••••••••••••••••

Indexed . • . . . • . • • . . . Indirect

Data Formatting Statements •••••••••••••••••••••••••••••••••

Introduction . . . • . . . • . . . • . . . Define Constant with Word Mark - DCW •••••••••••••••••••

Numeric Constants Decimal Constants Binary Constants Octal Constants

Alphanumeric Constants ••••••••••••••••

Blank Constants •••••••••••••••••••••••••

Floating-Point Constants ••••••••••••••••••••••

Define C on stant - DC ••••••••••••••••••••••••••••

Re serve Area - RESV . . . • . . . Define Symbolic Addre s s - DSA ••••••••••••••.•••••••••••

Define Area - DA • . . . • • . . • . . • . . . • . . . • . . . • . . . Easycoder C, D, and OS/2000 Options ••••••••••••••••

Assembly Control Statements ••••••••••••••••••••••••••••••••

Introduction . • . . . • . . . • . . . • . • . . . ' . . . . Program Header - PROG ••••••••••••••••••••••••••

Segznent Header - SEG • . . . • . . . • . . . • . . . • . Execute - EX . . . • . . . • . • . . . Transfer - XFR • . . . • . . • . . • . . . • . . . Origin -. ORG . • . • . • . . . • . . . • . • • . . • . . . • . . . • . . . • . • . . . • . . • Modular Origin - MORG ••••••••••••••••••••••••••••••••

Literal Origin - LITORG •••••••.••••••••••••••••••••••••

Set Addre s s Mode - ADMODE ••••••••••••••••••••••••••••

Equals - EQU

Control Equals - CEQU

Page 5-5 5-5 5-6 5-7 5-8 5-12 5-12 5-14 5-14 5-14 5-15 5-15 5-16 5-17 5-17 5-18 5-18 5-19 5-19 5-20 5-21 5-22 5-23 5-23 5-24 5-24 5-25 6-1 6-1 6-2 6-2 6-2 6-2 6-3 6-4 6-4 6-5 6-5 6-6 6-7 6-7 6-10 7-1 7-1 7-2 7-4 7-5 7-6 7-7 7-9 7-10 7-12 7-13 7-14

(8)

Section VII (cont)

Section VIII

CONTENTS (cont)

Memory Dump - HSM Skip - SKIP

Suffix - SFX

...

Repeat - REP . . . • . . . • . • . • . . . Generate - GEN . . . • . . . • . • . . . • . . . Set Line Number - SET LIN

... .

^'

... .

Set Out-of-Sequence Base - XBASE ••••••••••••••••••••••

Range - RANGE . . . • • • . . • . . . • • . • . . • . . . • Clear - CLEAR • . . . . • . . . • . . . • . • . • . . . • . . . • End - END

Instructions . . . • . . • . . . Introduction . . . • . . . Arithmetic Operations ••••••••••••••••••••••••••••••••••

Binary Addition . . . • . . . Binary Subtraction ••••••••••••••••••••••••••••••••••

De c iIIlal Addition . . • . . . . • . • • . . • • . . . • . . . • • . . . True Add . . . • . . • . . . • . . . Complement Add

Decimal Subtraction

Indicators • . . . • . . e . e e e • • • • • • • • e .

Multiplication • . . . • e • • • e • • • • • • • • • • • • • • • • • e • • • • •

Division . . . • . . . • e • e • • • • •

Arithrn.etic • . • . . . • e . • • • • • • • • • • • • • • • • • • • • • • • • •

Add - A • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • e • • • • • • • • • • • •

Subtract - S . . . • . . . • . . . • . • e • • • • • • • • • • • • • • •

Binary Add - BA • . . . • . . e • • • • • • • • • • • • • • • • •

Binary Subtract - BS . . . e • • • • • • • • • • • • • • • • • • • • e • • • • • • • •

Zero and Add - ZA •••••••••••••••••••••••••

Zero and Subtract - ZS Multiply - M

Divide - D

• • • • • • • • • • • • e e • e • • • e • • • • •

Logic . . . e e e • • • e • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • •

Extract - EXT . . . • • . • • . . . . • . . . . • • . . . Half Add - HA

...

^~

.

Sub stitute - SST

Compare - C •••••••••••••••••••••••••••••••.••••••••••

Branch - B • . . . • . . • . • . . . • . . • . . • • . • • • . . . • . • • Branch on Condition Te st - BCT •••••••••••••••••••••••••

Branch on Character Condition - BC C ••••••••••••••••••••

Branch if Character Equal - BCE •••••••••••••••••••••

Branch on Bit Equal - BBE •••••••••••••••••••••••••••••

Control • . . . • . . . • . . . • . . . . • . . . . • . . . • • . . .

Set Word Mark - SW ••••.•••••.••.••.••.•••••••••••••..•

Set Item Mark - SI Clear Word Mark - CW Clear Item Mark - CI Halt - H

No Ope.ration - NOP. . . . . • . • . • • . • • . . • . . • . . . • Move Characters to Word Mark - MCW •••••••••••••••••••

Load Character s to A-Field Word Mark - LCA ••••• ' ••••••

Store Control Registers - SCR ••••••••••••••••••••••••••

Load Control Register s - LCR •••••••••••••••••••••••••••

Change Addr e s sing Mode - CAM •••••••••••••••••••••••••

Change Sequencing Mode - CSM ••••••••••••••••••••••••

Extended Move - EXM • . . . • • . . . • . . . . • . . . • . . • •

Page 7-15 7-16 7-16 7-17 7-17 7-18 7-19 7-20 7-21 7-22 8-1 8-1 8-3 8-3 8-3 8-6 8-6 8-6 8-7 8-8 8-8 8-10 8-13 8-15 8-16 8-18 8-19 8-20 8-22 8-23 8-25 8-27 8-28 8-29 8-30 8-32 8-34 8-35 8-39 8-42 8-44 8-47 8-48 8-49 8-50 8-51 8-52 8-54 8-55 8-56 8-58 8-60 8-62 8-66 8-67

(9)

Section VIII (cont)

Appendix A Appendix B Appendix C Appendix D

CONTENTS (cont)

Move and Translate - MAT· ' ••••••••••••••••••••••••••••

Move Item and Translate - MIT' •••••••••••••••••••••••••

Load Index/ Barricade Register - LIB ••••••••••••••••••••

Store Index/Barricade Register - SIB - ••••••••••••••••••••

Table Lookup - TLU . . . • . . . • . . . Move or Scan - MOS ••••••••••••••••••••••••••••••••••••

Interrupt Control . . . . Store Variant and Indicators - SVI •••••••••••••••••••••••

Re store Variant and Indicator s - R VI:

Monitor Call - MC •••••••.••••••••

Resume Normal Mode - RNM Editing . . . • . . .

Move Characters and Edit - MCE

...

Input/Output

...

Input/Output Control Operations •..••••••••••••••••••••••

Selecting RWC Assignments for Use in PDT

Instructions ....• • ' . • . • . • . . . Considerations in Selecting RWC Assignments •••••••

Device Data Transfer Rate . . . . The Proce s sor Being Used . . . . Input/Output Sector to Which Device is

Connected . . . • . . . • . . . Upward Compatibility ••••••••••••••••••••••••••

Peripheral Data Transfer - PDT •••••••••••••••••••••••••

Escape Code (CE)

Peripheral Control and Branch - PCB Types of Test and Control Operations Octal Notation • • • • • . • • • . . . • • • • • • • • . • . . • . • . 0.

Octal-Decimal Conversion Procedure Miscellaneous Tables

Instruction Summary •••••••••••••••••••.•.•.••.••.•••.••••.

Instructions Formats and Timing •••••••••••••••••••••••••

Scientific Unit and Scientific Subproce s sor •••••••••••••••.•••

Floating-Point Data Format ••••.••••••••••••••••••••••••••

Floating - Point Nume r ical Repre sentation •••••••••••••••••

Floating-Point Registers ••••••••••••••••••••••••••••••••

Indicator s . . • . . . • . . . • . Automatic Formatting in Arithmetic Operations ••••••••••••

Prenormalization ••••••••••••••••••

Equalization . . . • . . . Po stno rmaliza tion •••••••••••••••••••••••••••

Instruction Formats •••••••••••••••••••••••••••••

Pr"ogramming Considerations ••••••••••••••••••••••••••••

Symbology for Execution Timing s ••••••••••••••••••••••••

Timing Note s . . . . Data Moving Instructions ••••••••••••••••••••••••••••••••

Floating-Point Arithmetic Instructions ••••••••••••••••••••

Da ta 'C on ve r sion In struction s ••••••••••••••••••••••••••••

Control Instructions ••••••••••••••••••••••••••••••••••••

Binary Integer Arithmetic Instruction

Page 8-70 8-74 8-79 8-83 8-84 8-87 8-93 8-94 8-98 8-100 8-101 8-105 8-106 8-111 8-112 8-112 8-112 8-113 8-115 8-115 8-115 8-116 8-128 8-139 8-140 A-I A-3 B-1 C-1 C-l D-l D-I D-2 D-4 D-4 D-5 D-5 D-5 D-6 D-6 D-7 D-7 D-8 D-IO D-13 D-17 D-20 D-25

(10)

Figure I-I.

Figure 1- 2.

Figure 1-3.

Figure 1-4.

Figure 1-5.

Figure 1-6.

Figure 1-7.

Figure 1-8.

Figure 1- 9.

Figure 1-10.

Figure 2-I.

Figure 2-2.

Figure 2-3.

Figure 2-4.

Figure 2-5.

Figure 2-6.

Figure 2-7.

Figure 2-8.

Figure 2-9.

Figure 2-10.

Figure 2-1I.

Figure 2-12.

Figure 2-13.

Figure 2-14.

Figure 2-15.

Figure 2-16.

Figure 2-17.

Figure 2-18.

Figure 2-19.

Figure 2-20.

Figure 3-I.

Figure 3-2.

Figure 3-3.

Figure 3-4.

Figure 3-5.

Figure 3-6.

Figure 3-7.

Figure 3-8.

Figure 3- 9.

Figure 3-10.

Figure 3-1I.

Figure 3-12.

Figure 3-13.

Figure 3-14.

Figure 3-15.

Figure 3-16.

Figure 3-17.

ILLUSTRA TIONS

Type 220-3 Console ••••••••••••••••••••••••••••.•••••••••••

Type 220-6 Console ••••••••••••••••••••••••••••••••••••••.•

Type 220-8 Console •••••••••••••••••••••••••.••••••••••••••

Main Mem.ory Siz e •••••••••••••••••••••••••••••••••••••••••

Main MeII10ry Speed •••••••••••••••••••••••••••••••••••••••

Peripheral Silllultaneity •••••••••••••••••.•••••••••.••••••••••

Basic Input/Output Data Path •.•••.••••••••••••••••••••••••••

. Address Assignlllents and Unit Loads Available in Series

2000 Processors •••••••••••••• I I • • • • • • • • • • • • • • • • • • • • • • • • •

Data Path During Card Read Operation •••••••••••••••••••••••

Custolller Inquiry Handling via Typical COllllllunications

Network •••••••••••••••••••••••••••••••••••••••••••••••••

Logical Division of Serie s 2000 Central Proce s sor •••••••••••••

Main Melllory Function s ••••••••••••••••••••••••••••••••••••

One MeIllory Position ••.••••••••••••••••••••••••••••••••••••

Repre sentation of Character s in Magnetic Core Storage ••••••••

Typical Control Register Function •••••••••••••••••••••••••••

Data Flow Between Main Melllory and Arithllletic Unit ••••••••••

Control Unit Activitie s ••••••••••••.••••••••••••••••••••••••

Input/Output Traffic Control Activities •••••••••••••••••••••••

Data Transfer Inte rvals Dur ing One Peripheral Operation Logical Decision Perforllled by Input/Output Traffic Control Melllory Access Distribution in the Type 2041 Processor •••••••

Melllory Access Distribution in the Basic Type 2041A

Frace ssar •••••••••••••••••••••••••••••••••••••.••••.••••

Melllory Acces s Distribution in the Type 2051C Proce s sor and Type 2041A Proces sor with PM1A40 ••••••••••••••••••••••••

Melllory Acces s Distribution in the Basic Type 2051A

Processor ••••••••••••••••••••••••••••••••••••••••• ' ••••••

Melllory Acces s Distribution in the Type 2051A Proce s sor

with PMIA50 •••••••••••••••••••••••••••.••••••••••••••••

Melllory Access Distribution in the Type 2071 Processor and Type 2051A Processor with PM1A50 and PM1B50 ••••••••• ' •••

Melllory Access Distribution in the Type 2061 Processor and Type 2041A Processor with PM1A40 and PM1B40 •••••••••••

Sample Coding for External Interrupt Routine •••••••••••••••••

Salllple Coding for Internal Interrupt Routine ••••••••••••••••••

Interrupt Signal Generated by Peripheral Control ••••••••••••••

Conversion of SYlllbolic Tag to Absolute Melllory Addresses •••••

Series 2000 Instruction Formats •••••••••.•••••••••••••••••••

Symbolic Repre sentation of Serie s 2000 Instructions •••••••••••

Consecutive Storage Locations in Main Melllory •••••••••••••••

Data Field Forlllat in Main· Memory ••••••••••••••••••••••••••

Two Itelll Forlllats in Main Memory •••••••••••••••••••.•••••

Record Forlllat in Main Memory ••••••••••••••••••••••••••••

Character Representation on 7 -Track Magnetic Tape •••••.••••

,Data Forlllat on Magnetic Tape •••••••••••••.•.••••••••••••••

Punched Card· Code s •••••••••••••••••••••••••••••••••••••••

Relationship Between Itellls and Records •••••••••••••••••••••

Relation~hip Between Itellls~ Records, and Blocks ••••••••••••••

Data Conventions of Honeywell Mass-Storage Disk Devices ••••••

Flag Charac.ter Forrn..at ••••••••••••••••••••••••••••••••••• ^{o .} Addre s s Field ForIllat •••••••••••••••••••••••••••••••••••••

Data Area ForIllat •••••••••••••••••••••••••••••••••••••••••

Track- Linking Record •••••••••••••••••••••••••••••••••••••

Page 1-2 1-2 1-2 1-5 1-5 1-5 1-7 1-8 1-8 1-19 2-1 2-2 2-2 2-2 2-4 2-8 2-9 2-10 2-11 2-12 2-12 2-13 2-14 2-14 2-15 2-16 2-16 2-34 2-35 2-36 3-2 3-3 3-4 3-4 3-5 3-5 3-6 3-7 3-8 3-9 3-10 3-11 3-12 3-13 3-13 3-14 3-15

(11)

Figure 4-I.

Figure 4-2.

Figure 4-3.

Figure 4-4.

Figure 4-5.

Figure 4.-6.

Figure 4-7.

Figure 4 ... 8.

Figure 4-9.

Figure 5-1.

Figure 5-2.

Figure 5-3.

Figure 5-4.

Figure 5-5.

Figure 5-6.

Figure 5-7.

Figure 5-8.

Figure 5-9.

Figure 8-I.

Figure 8-2.

Figure 8-3.

Figure 8-4.

Figure 8-5.

Figure 8-6.

Figure 8-7 • . Figure 8-8.

Figure 8-9.

Figure 8-10.

Figure 8-1I.

Figure 8-12.

Figure 8-13.

Figure D-l.

Figure D-2.

Figure D-3.

Table 1-1.

Table 1-2.

Table 1-3.

Table 1-4.

Table 1-5.

Table 1-6.

Table 1-7.

Table 1-8.

Table 1-9.

Table 1-10.

Table 1-11.

ILLUSTRATIONS (cont)

Typical Add Instruction •••••••••••••••••••••••••••••••••••••

Extraction of Data Fields in Typical Add Instruction •••••••••••

Serie s 2000 Index Register Map •••••••••••••••••••••••••••••

Extraction of Three-Character Indirect Addre s s ••••••••••••••

Extraction of Indexed Addre ss in Three-Character Mode •••••••

Extraction of Indirect and Indexed Four-Character Addresses •••

Serie s 2000 Instruction Format 1 •••••••••••••••••••••••••••••

Series 2000 Instruction Format 2 •••••••••••••••••••••••••••••

Series 2000 Instruction Format 3 •••••••••••••••••••••••••••••

Relationship of Source Program, Assembler, and Object

Page 4-1 4-2 4-9 4-11 4-12 4-14 4-16 4-17 4-17 Program. •••••••••.

e...

^{5 - 2}

Two-Character Addre·ss Assembly ••••••••••••.•••••••••••••• 5-3 Three-Character Address Assembly ••••.•••••••••••••••••••• 5-4 Four-Character Address Assembly ••••••••••••••••••••••••• 5-4 Easycoder Coding Form ••••• ••• •• ••• ••• •••• •• •. •• •• •• •••• •• 5-5 Assembly of Indexed Address in Three-Character

Addre S sing Mode • • • • • • • • • • • • • • • • . . • • • • • • . • • • • • • • • • • • • • • •• 5 - 25 Assembly of Indexed Addre s s in Four-Character

Addr e s sing Mode • • • • • • • • • • • • • • • • • • • • • • . • • • . • • • • • • • • • • • • •• 5 - 25 Assembly of Indirect Address in Three-Character

Addressing Mode •••••••••..•••••••••••••••••••••••••••••• 5-26 Assembly of Indirect Addre ss in Four-Character

Addre s sing Mode • • • • • • • . • • • • . . • • • • • • . . • • • • • • • • • • • • • • • • • •• 5 - 26 T rue Add ExaIllple s • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • •• 8 -6 Complement Add Example s • • • • • • • • • • • • • • • • • • • • • • • • • • . • • • • •• 8 - 7 A - and B -Fields in Multiply Operation ••••••.••.•••••••••••••• 8 - 9 Factor Locations in Divide Operation • • • • • • • • • • • • • • • • • • •. • • •• 8 -11 Changing Addressing Modes via CAM Instruction ••• • •••• •• •••• 8~65

MAT Operation •••••••••••••••••••••••••••••••••••••••••••• 8-73 MIT Operation • • • • • • •• • • • • • • • • • •• • • • • • • • • • • • • •• • •• • • • • • ••• 8-79 Ba sic Storage Protection •••••••••••.••••••••••••••••••••••• 8 - 80 Storage Protection with Base Relocation • • • • • • • • • • • • • • • • • • • •• 8-80 LIB Variant Character •• ••• • • •• ••• • •• •• •• •• •• ••• • •• •• •••••• 8-81 TLU Operation •••••••••••••••••••••••••••••••••••••••••••• 8-88 C4 Variant for 9-Track Tape Units •••••••••••••••••••••••••• 8-132 Format of Type 243 PDT C3 Variant •• • • • • • • • • • • • • • •• • •• • • •• 8-136 Floating-Point Data Format in Main Memory •••••••••••••••••• D-l Floating-Point Accumulator Data Format • ••• •• •. •• •• •••••••• D-2 Decimal Data Format in Main Memory • • • • • • • • • • • • • • • • . • • • • •• D-18

TABLES

P~ched Card Equipment ••.••••••••••••••••••••••••••••••••

High-Speed Printers •••••••••••••••••••••••••••••••••••••••

Magnetic Tape Units ••••••••••••••••••••••••••••••••••••••••

Disk Pack Drives and Disk Subsystems •••••••••••••••••••••••

Disk Pack Drive Feature s ••••••••.•••••••••••••••••••••.•••

Random Access Drum Units ••••••••••••••••••••••••••••••••

High-Speed Disk File •••••••••••••••••••••••••••••••• ' •••••••

Paper Tape Equipment •••.•..•.••••••••.••.•••••••••.•••••••

Data Communication Equipment ••••.••••••••••••••••••••••••

C on sole Equi plllent •••••••••••••••••••••• ⁰• • • • • • • • • • • • • • • •

Visual Information Projection Devices ••••••••••••.••••••••••

1-9 1-10 1-11 1-13 1-14 1-15 1-16 1-16 1-17 1-18 1-18

(12)

Table 1-12.

Table 1-13.' Table 1-14.

Table 2-1.

Table 2-2.

Table 2-3.

Table 2-4.

Table 2-5.

Table 3-1.

Table 4-1.

Table 4-2.

Table 4-3.

Table 5-1.

Table 5-2.

Table 6-1.

Table 7-1.

Table 8-1.

Table 8-2.

Table 8 -3.

Table 8-4.

Table 8-5.

Table 8-6.

Table 8-7.

Table 8-8.

Table 8-9.

Table 8-10.

Table 8-110 Table 8-12.

Table 8-13.

Table 8-14.

Table 8-15.

Table 8-16.

Table 8-17.

Table 8-18.

Table 8-19.

Table 8-20.

Table 8-21.

Table 8-22.

Table 8-23.

Table 8-24.

Table 8-25.

Table 8-26.

Table 8-27.

Table 8-28.

Table 8-29.

Table 8-30.

Table 8-31.

TABLES (cont)

Teller Terminal Equipment Model 2040A Power Module s Model 2050A Power Modules

Size of Control Memory Register s •••••••••••••••.••••••••••••

Control Memory Regi ster s ••.••••••••••••••••••••••••••••••••

Controls / Device s Connectable to Buffered Sector s ••••••••••••••

Clock Characteristic s . . . . Summary of Interrupt/Allow Function Control and Test

Operations . . . . Summary of Internal Data Formats ••••••••.••.•••••.•••••••••

Index Register Addresses in Three-Character Addressing

Mode ••••••••••.••••••••••••••••••••••••••••••••••••••••

Index Register Addresses in Four-Character Addressing

Mode •••••••••.•••.•••••••. • ••••••••••••• • •• • ••••••• • •• • . Active Address Bits in Series 2000 Single-Character

Processors . . . : .. . Set I Punctuation Indicator s •••••••••••••••••••••••••••••••••

Set II Punctuation Indicators (Easycoder C, D, and OS/2000) Data Formatting Statements ••••••••••••••••••••••••••••••••

Assembly Control Statem.ents ••••••••.••.••••••••••••••••••••

Symbology U sed in Serie s 2000 Instruction De scriptions •••••••

Series 2000 Add and Subtract Operations •••••••••••••••••••••

Binary Addition Table ••.••••.•••••••••••••••.••••••••••••••

Algebraic Signs in Decim.al Addition ••••••• " •••••••••••••••

Decimal Arithmetic Sign Conventions ••••••••••••••••••••••

Multiply Sign Conventions ••••••••••••••••.•••••••••••••••••

Divide Sign Conventions •••••••••••••••••••••••••••.••••••••

SENSE Switch Test CG>nditions for BCT Instruction •••••••••••

Indicator Test Conditions for BCT Instruction BCT Instruction Variant Characters

Page 1-20 1-22 1-22 2-4 2-6 2-20 2-30 2-37 3-6 4-11 4-13 4-14 5-7 5-8 6-1 7-1 8-2 8-3 8-3 8-6 8-8 8-9 8-11 8-36 8-37 8-38 BCC Test Conditions •••••••••.•••••••••••••••••••••••••••••• 8-41 Control Register Contents Stored by SCR Instruction •••••••••••

Control Registers Stored by SCR Instruction ••••••••••••••••••

Control Register Contents Loaded by LCR Instruction •••••••••••

Modes Specified by Variant Character in CAM Instruction ••••••

Extended Move Condition s ••••••••••••••••••••••••••••••••••

Size of Information Units in MIT Operation ••••••••••• 0 • • • • • • •

Correspondence Between LIB Setting and Barricade

8-58 8-59 8-61 8-63 8-68 8-75 La cation . . . • . . . . . . . • . . . .. 8 - 81 Move or Scan Conditions • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • •• 8 - 89 Information Stored by SVI Instruction •••••••••• ⁰• • " 0 ' • • • • • ~ ^{• • •}8-94 Information Restored by RVI Instruction ••••••••••••• 0 0 • • • • • • • 8-98 Special Characters in MCE Instruction ••••••••••••••••••••••• 8-107 Minimum R WC Capacity Requirements for Serie s 200/2000

Peripheral Devices •••••• • ••••••••••••••••• • • • •• • • •• • • • ••• 8-113 Description of PDT I/O Control Character Cl (RWC

AssignIIlent) . . . • . . . , . . . • . . . • . . . · .. · • . . . • 8-117 Escape Codes . . . • . . . 8-129 Description of PDT I/O Control Character C2 (Peripheral

Control Designation) •••••••••••••••••••.•••••.•••••••••••• 8-129 Summary of PDT I/O Control Characters ••••••••••••••••••••• 8-132 C 3 Coding for Type 209 and 209-2 Paper Tape Reader s • • • • • • •• 8-136 C3 Coding for Type 210 Paper Tape Punch •••••••••••• ⁰• • • • • • • 8-137 C3 Coding for Type 222 Printers •••••••••••••••••••••••••••• 8-137 C3 Coding for Type 270A Random Access Drum ••••••••••••••• 8-137

(13)

Table 8-32.

Table 8-33.

Table 8-34.

Table 8-35.

Table 8-36.

Table A-I.

Table A-2.

Table B-1.

Table B-2.

Table B-3.

Table B-4.

Table B-5.

Table B-6.

Table B-7.

Table B-8.

Table B-9.

Table C-l.

, Table C-2.

Table C-3.

TableC-4.

Table D-l.

Table D-2.

Table D-3.

Table D-4.

TABLES (cont)

Summary of PDT I/O Control Characters for Type 286

Multiline Communication Controller ••••••••••••••••••••••••

Type 286 -1, - 2, -3 Line Control Instructions •••••••••••••••••

Summary of PCB I/O Cohtrol Character s •••••••••••••••••••••

Summary of PCB I/O Control Characters for Type 286

Multiline Communication C ontrolle r •••••••••••.••••••••••••

PCB Control Characters C5 through C15 for Type 286-4, -5, -6, -7 Line Control Instructions •••••••••••••••••••••••••••

Binary-Octal Equivalents •••••••••••••••••••••••••••••••••••

Decimal-Octal Conversion Table ••••••••••••••••••••••••••.••

Control Register Designations ••••••••••••••••••••••••. o • • • • •

Extended Move (EXM) Conditions ••••••••••••••••••••••••••••

Branch on Condition Te st (BCT) SENSE Switch Conditions

Branch on Condition Test (BCT) Indicator Conditions ••••••••••••

Branch on Character Condition (BC C) Conditions •••••••••••••

Series 2000 Character Codes ••••••••••••••••••••••••••••••••

Binary, Octal, and Decimal Equivalents ••••••••••••••••••••••

Powe r s of 2 . • . . . • . . . Move or Scan Variants •••••••••••••••••••••••••••••••••••••

Instruction Summary - Timing Formulas for Models 2040 ••••••

Instruction Timings for Models 2040A, 2050, and 2060 •••••••••

Instruction Timing s for Models 2050A and 2070 •••••••••••••••

Timings for Decimal Multiply and Divide - Model 2040 ••••••••

Floating-Point Numerical Representation of Mantissas •••••••••

Floating'-Point Numerical Representation of Exponents •••••••••

Exe cution Timing s in Memory Cycle s . . . . Numerical Representation of Decimal Word Data ••••••••••••••

Page 8-138 8-138 8-142 8-152 8-154 A-I A-2 B-1 B-2 B-3 B-4 B-5 B-7 B-8 B-8 B-9 C-4 C-8 C -11 C -16 D-3 D-3 D-9 D-I9

(14)

SECTION I

SERIES 2000 COMPONENTS

Series 2000 is a family of modularly designed, compatible data processing systems.

Each model within the system consists of two basic elements: a central processor, and an array of peripheral devices connected to that processor. Most peripheral equipment can be attached to any processor and the number of connectable devices is limited only by certain individual power and circuitry restrictions.

The processing power of any of the central processors discussed in this manual can be increased at any time by the addition of peripheral devices and/or optional hardware features.

The components of a Series 2000 system discussed in this section include: (1) the central processor; (2) the processor's interface with the peripherals; (3) the peripherals; and (4) the expansion of processing power through the addition of optional hardware features.

CENTRAL PROCESSOR

The central processor is the computing and control center of a Series 2000 model;

instructions processed within the central processor control the operations of the entire computer. A Series 2000 proce ssor is func- tionally divided into three units; storage" control, and arithmetic. The storage unit provide s magnetic core storage for both the program instructions and the data to be proce ssed accord- ing to these instructions; it is also used to contain the result)ant data. The control unit directs the operation of the entire computer by selecting, interpreting, and controlling the execution of all program instructions. It controls not only the flow of info rmation within the central proce ssor but also the flow of data between the central processor and all peripheral equipment. The arithmetic unit performs such operations as addition, subtraction, multiplication, division, and comparison, as directed

(15)

CONSOLES

The primary 'communication medium between the operator and the central processor is the Type 220 console, of which three versions are available. In the Type 220-3 Console (Figure 1-1) and the Type 220-6 Console (Figure 1-2), most control functions, including that of direct access to the processor, are performed by means of a console typewriter. This typewriter can also be used as

a

peripheral device, operating under program control, or as a logging typewriter by which the operator can make essential notes about the program in prog- ress. A console control panel contains power switches, SENSE switches, and certain check condition indicators.

The Type 220-8 Visual Information Control Console (VICC) includes a keyboard and control panel, a display screen, and a console control (Figure 1-3). The basic console can be expanded to include a second display screen, a serial printer, a remote display, and a display switch. The 220-8 performs all of the control functions of the 220-3 and 220-6, and provides Series 2000 systems with vastly increased operator flexibility.

A Type 220 Console is required on all Series 2000 Systems. The Type 220-3 (or, optionally, the Type 220-8) is required on the Type 2041 Central Processor. The Type 220-6 (or, optionally, the- Type 220-8) is required on the Type 2041A, 2051 and 2061 Central Proce s sor s.

The Type 220-6A (or, optionally, the Type 220-8) is required on the Type 2051A Central Processor. The Type 220-8 is standard on the Type 2071 Central Processor.

Figure 1-1. Figure 1-2.

Type 220-3 Console Type 220-6 Console

STANDARD PROCESSING MODE

Figure 1-3.

Type 220-8 Console (VICC)

The central processor performs arithmetic and logical operations as directed by the instructions of an internally stored program. These instructions are read into memory from an input medium such as punched cards, magnetic tape, punched paper tape, disk, or drum.

Control circuitry within the processor then selects, interprets, and executes these instructions.

(16)

Normally, the instructions are executed sequentially. Branch instructions are provided, how- ever, which make it possible to skip over a group of instructions or otherwise change the sequence of the program.

INTERRUPT PROCESSING MODE

Sequential instruction execution is changed temporarily whenever the central processor is interrupted. Anyone of four sources can "demand ll access to the central processor by generating an interrupt signal, which turns on a central processor interrupt indicator. Once an interrupt indicator is detected as being on, a hardware response is made: information concerning the current status of the processor (including the setting of the sequence register) is stored, and a branch is made to a stored routine that identifie s and service s the demand. Thus, programmed te sts need not be made to detect the pre sence of an interrupt condition - the entire proce s s of detecting and re sponding to an interrupt signal is an automatic hardware function.

After the stored service routine has been executed, control is returned to the interrupted routine at the point where the interruption occurred and the previous status is restored. Two kinds of interrupts can occur in the system: external interrupts and an internal interrupt. A detailed description of interrupt functions and programming for interrupt processing is presented in Section II.

External Interrupts

The three sources of external interrupts are:

1. Peripheral Control - The control connected to any Series 2000 peripheral device can generate an interrupt signal under program control.

For instance, a data communication controller which services one or a number of communication lines and devices may generate a real-time demand on central proce ssor time to handle a customer inquiry from a remote terminal. The current operations of the processor are temporarily interrupted so that the inquiry may be serviced. A routine to read the inquiry and to answer the que stion from a stored customer file is automatically executed, and a re sponse is sent back to the terminal.

2. Console - The operator can interrupt the central processor by press- ing the INTERRUPT button on the console. The source of such "on_

site ll interrupts is made available to the program by the execution of a single instruction at the beginning of the interrupt service routine.

3. Program Instruction - One instruction in the Serie s 2000 repertoire, the Monitor Call instruction, is used to generate an'interrupt condition.

For programming convenience, the activation (or Ilcallingll) of the monitor program can be accomplished by means of this instruction.

Internal Inter rupt

When Storage Protection is in effect, an internal interrupt condition, caused by certain violations of a protected memory area or attempts to addre·ss nonexistent memory locations, can also occur. Internal interrupts are ~f lower priority than external interrupts, so that a