Contribution à l’analyse des effets de vieillissement de composants actifs et de circuits intégrés sous contraintes DC et RF en vue d’une approche prédictive

THESE

Pour obtenir le diplôme de doctorat

Spécialité : Physique, Sciences de l’ingénieur, Matériaux, Energie – ED 591

Préparée au sein de l’ENSICAEN et de l’UNICAEN

Contribution à l’analyse des effets de vieillissement

de composants actifs et de circuits intégrés sous contraintes DC et RF en vue d’une approche prédictive

Présentée et soutenue par Insaf Lahbib

Thèse dirigée par Patrick Martin, laboratoire Le LaMIPS

Thèse soutenue publiquement le 13 Décembre 2017 devant le jury composé de

M. Nacer Abouchi Professeur des universités, INL, CPE Lyon Rapporteur M. Fabien Ndagijimana Professeur des universités, Alpes, Université de

Grenoble Rapporteur

M. Richard Grisel Professeur des universités, TIMA, Grenoble Examinateur Mme. Estelle Lauga Larroze Maître de conférences, IMEP-LAHC, Grenoble Examinateur M. Patrick Martin Professeur des universités, LaMIPS, Université de

Rouen Directeur de thèse

M. Mohamed Aziz Doukkali Maître de conférences, ENSICAEN, LaMIPS, Examinateur M. Guy Imbert Ingénieur Procédé, NXP-semi-conducteurs Encadrant industriel M. David Delaux Reliability Director, Valeo - President European

Reliability Environmental Commission Invité M. Jean Loup Lavrez Directeur service client et qualité, MB Electronique Invité

Remerciements

Tout d’abord, je souhaite exprimer mes remerciements à Monsieur Nacer Abouchi, professeur des universités à CPE Lyon et à Monsieur Fabien Ndagijimana, professeur des universités à l'université de Grenoble, qui ont accepté de rapporter ce mémoire de thèse.

Je remercie, également, monsieur Richard Grisel, professeur à TIMA Grenoble ainsi que le Docteur Estelle Lauga Larroze d’avoir accepté de faire partie de mon jury de thèse.

Je souhaite, également, exprimer ma gratitude à mon directeur de thèse, Docteur Patrick Martin, pour son encadrement, ses recommandations et ses conseils.

Plus particulièrement, je souhaite exprimer toute ma reconnaissance à mon co-encadrant, Docteur Mohamed-Aziz Doukkali, pour son suivi, son engagement, ses précieux conseils personnels et professionnels lors de l’élaboration de ce travail et la rédaction de mon mémoire.

De même, je tiens à remercier monsieur le Professeur Philippe Descamps, directeur du LaMIPS pour m'avoir accueilli au sein de son laboratoire et me permettre de vivre une expérience très enrichissante.

Ensuite, je souhaite exprimer ma gratitude à Monsieur Guy Imbert, ingénieur à NXP semi- condcteurs pour son co-encadrement et sa participation à l’élaboration de ce travail. De même, je remercie le Docteur Patrice Gamand pour ses recommandations techniques, son soutien personnel et professionnel.

Mes remerciements vont aussi à Messieurs Sidina Wane, Denis Raoulx et Hervé Dechauffour, ingénieurs à NXP semi-conducteurs, pour leurs collaborations.

Je souhaite, également, remercier mes collègues de travail au laboratoire de recherche le LaMIPS pour leur accueil, leurs conseils et leur collaboration. Je remercie tout particulièrement Monsieur Dominique Lesenechal qui m’a aidé à accomplir au mieux les mesures effectuées dans le cadre de ma thèse, Docteur Thanh Vinh Dinh et Docteur Rosine Coq Germanicus pour nos échanges techniques intéressants.

Je tiens à remercier tous les partenaires du projet First pour les échanges techniques enrichissants que nous avons eu et pour leur collaboration à la réussite de ce grand projet, plus particulièrement, Messieurs David Delaux et Jean Loup Alvarez qui ont accepté de faire partie de mon jury de thèse en tant qu'invités.

Enfin, je souhaite remercier ma famille et mes amis qui m’ont encouragé et soutenu durant ma scolarité et lors de ces trois années de thèse.

Table des matières

I.1. Contexte de la thèse ... 19

I.2. Cadre de la thèse ... 21

I. CHAPITRE I ... 23

I.1. Introduction... 24

I.1.1. La fiabilité des semi-conducteurs ... 24

I.1.2. Genèse de la procédure de fiabilité... 27

I.2. Outils de prédiction de la dégradation électrique ... 32

I.2.1. Introduction ... 32

I.2.2. Evolution dans le temps de la simulation prédictive ... 32

I.2.3. Le simulateur de fiabilité RelXpert de Cadence ... 33

I.2.4. Le simulateur de fiabilité de NXP semi-conducteurs ... 34

I.2.5. Conclusion ... 39

I.3. Design For Reliability ... 40

I.4. Conclusion ... 41

I.5. Bibliographie ... 43

II. CHAPITRE II ... 45

II.1. Introduction ... 46

II.2. Etude bibliographique sur les mécanismes de dégradation dans les transistors MOS ... 46

II.2.1. La dégradation HCI ... 46

II.2.2. La dégradation BTI ... 56

II.2.3. La dégradation TDDB ... 67

II.2.4. Conclusion ... 70

II.3. Etude bibliographique sur les mécanismes de dégradation dans les transistors

bipolaires ... 71

II.3.1. La dégradation RVBE ... 71

II.3.2. La dégradation MMD ... 77

II.3.3. Dégradation des transistors bipolaires sous contraintes RF ... 83

II.3.4. Synthèse ... 85

II.4. Conclusion ... 86

II.5. Bibliographie ... 87

III. CHAPITRE III ... 93

III.1. Introduction ... 94

III.2. Transistors MOS ... 94

III.2.1. Dégaradation HCI ... 95

III.2.2. Dégaradation BTI ... 102

III.3. Transistors Bipolaires ... 110

III.3.1. Dégradation RVBE ... 110

III.3.2. Dégradation MMD ... 117

III.3.3. Dégradation sous stress RF aggressif ... 123

III.4. Conclusion ... 131

III.5. Bibliographie ... 132

IV. CHAPITRE IV ... 133

IV.1. Introduction ... 134

IV.2. Etude de la dégradation de l’oscillateur en anneau conçu en technologie CMOS ... 134

IV.2.1. Présentation de l’oscillateur en anneau étudié ... 135

IV.2.2. Etude du vieillissement de l’oscillateur suivant ces modes de fonctionnement ... 137

IV.3. Etude de fiabilité d’un recepteur conçu en technologie bipolaire sous stress

RF ... 145

IV.3.1. Introduction ... 145

IV.3.2. Présentation du circuit sous test ... 146

IV.3.3. Elaboration des conditions de stress ... 150

IV.3.4. Résultats et Discussions ... 152

IV.3.5. Etudes des mécanismes prépondérants dans la dégradation du LNA ... 162

IV.3.6. Synthèse ... 164

IV.4. Methodologie de conception des circuits intégrés fiables ... 165

IV.5. Conclusion ... 168

IV.6. Bibliographie ... 169

V. CONCLUSION GENERALE ... 171

VI. PERSPECTIVES ... 173

VII. ANNEXES ... 175

VIII. LISTE DE PUBLICATIONS ... 185

Table des figures

Figure I-1 : Nombreuses applications modernes utilisent des circuits micro-électroniques ... 24 Figure I-2: Un processus général du Design For Reliability [4] ... 26 Figure I-3: Les défis pour améliorer la fiabilité des circuits intégrés ... 27 Figure I-4: Bottom-up de l’étude de la fiabilité d'un produit commençant par les défauts

dans les composants à l’échelle atomique ... 28 Figure I-5 : Evolution du nombre de publications sur la fiabilité des transistors «

Transistor Reliability »comme listé sur IEEE Xplore ... 29 Figure I-6: Courbe en forme de baignoire du taux de risque de défaillance en fonction du

temps ... 30 Figure I-7 : Architecture de RelXpert ... 34 Figure I-8: Principe de simulation de la fiabilité à l’aide de l’outil de NXP semi- conducteurs ... 35 Figure I-9: L’outil de fiabilité utilisé se compose d'un pré et post-processeur autour de

SPICE ... 36 Figure I-10: Division du temps de stress en plusieurs intervalles de temps ... 37 Figure I-11: Description simplifié de l'état de l'art actuel de la conception des circuits

intégrés, prenant en compte, l'analyse de leurs vieillissements durant la phase de conception ... 41 Figure II-1: Ionisation par impact et injection des porteurs chauds dans un transistor

NMOS (a) DAHCI(b) CHCI [7] ... 47 Figure II-2: Durée de vie normalisée en fonction du courant de drain montrant les 3

différents modes d’injection des porteurs chauds [13] ... 49 Figure II-3: Exemple d’ajustement de la loi de puissance aux données expérimentales de

dégradation du courant de drain Id par les porteurs chauds [14] ... 51 Figure II-4 : Exemple des résultats expérimentaux de dégradation du courant Id par les

porteurs chauds pour différentes conditions de stress DC avec extrapolation [23] .. 51 Figure II-5: Variation de Id − Vgs et gm − Vgs(a) ; Variation de Id,gm et VTh en fonction du

temps de stress après un stress HCI en DC (b) (température de stress =25°C, NMOS W/L=40/0.5 µm, Tox =12 nm) [15] ... 52 Figure II-6: Dégradations de la capacité Cgd (a) et la capacité Cgs (b) sous l’impact des

porteurs chauds [16]... 53

Figure II-7: Diminution de fT et fmax après stress HCI ((■●) avant stress, (□○) après stress)

(W/L=10/0.8µm) [18] ... 53

Figure II-8: Dégradation des paramètres S par l’injection de porteurs chauds sous stress DC [19] ... 54

Figure II-9 : Dégradation des paramètres des transistors sous stress RF due aux porteurs chauds : (a) V_gs=1.8 V, V_ds,DC=1 V, RF_in 9 dBm @ 1 GHz (W/L =57.6/0.04 µm, dots=10) [21] (b)Vgs,dc =3 V, Vg,RF=2.5 V [600 M Hz-4 GHz] (W=48 µm, Tox=5.2 nm) : modèle d’approximation quasi-statique est en accord avec les résultats de mesures [22] ... 55

Figure II-10: Dégradation des paramètres S sous stress RF (Vgs=0.7V, Vds=1.3 V, RFin 18 dBm @ 0.9 GHz (W/L =57.6/0.04µm,dots=10) [23] ... 55

Figure II-11 : Les deux types de défauts d’interface : Les centres Pb0 et Pb1 ... 56

Figure II-12 : Types de défauts dans l’oxyde de grille ... 57

Figure II-13 : Passivation des liaisons pendantes avec des atomes d'hydrogène ... 57

Figure II-14: Représentation schématique du modèle Réaction-diffusion [24] ... 57

Figure II-15: Configuration électrique d'une contrainte type NBTI ... 58

Figure II-16: Illustration de la dégradation NBTI : la génération d’états d’interface, la génération de charges fixes, et le piégeage de trous [33] ... 59

Figure II-17: Illustration de la relaxation et de la dégradation apparente [34] ... 59

Figure II-18: Mesure du courant de drain pendant une contrainte NBTI : technique de M. Denais ... 60

Figure II-19 : Mesure du courant de drain pendant une contrainte NBTI : technique MSM ... 61

Figure II-20: Détermination de la variation de la tension de seuil d’un PMOS après un stress de type BTI à partir de la pente sous-seuil ... 61

Figure II-21: Variation de la tension de seuil VTh après une contrainte de type NBTI [28] ... 63

Figure II-22: (a) Tension de stress triangulaire et le setup de stress, (b) Variation de la tension de seuil après un stress en mode AC : validation des résultats de simulations par les mesures [44] ... 63

Figure II-23: L'effet du mécanisme BTI sur MOS à canal p et n avec tension de stress Vg positive et négative [42] ... 64

Figure II-24: Dérive de la tension de seuil après un stress NBTI: (a) accélération de la dégradation par Vg, (b) accélération de la dégradation par la température [32] ... 64

Figure II-25: Effet de l’épaisseur de l’oxyde tox sur la dégradation du courant de drain Id sous stress NBTI en statique (T stress = 400K) [41]... 65

Figure II-26: Comparaison entre la variation de VTh d’un PMOS sous stress NBTI en mode statique DC (SNBTI) et dynamique AC (DNBTI). La fréquence du signal AC f=0.5 HZ avec un rapport cyclique de 50% [38] ... 66 Figure II-27: Comparaison entre la dégradation du courant de drain Id d’un PMOS sous

contrainte NBTI en mode statique (DC) et dynamique (AC) pour différentes fréquences [39] ... 66 Figure II-28 : Dégradation de VTh après une contrainte NBTI sous stress RF (Vg_DC= -1,5

V superposée à un signal de tension sinusoïdale avec Vpp de 3 V, à diverses fréquences allant de 10 MHz à 3.2 GHz, à 125 °C) [40] ... 67 Figure II-29: Etape de l’apparition des dégradations au niveau du diélectrique sous

contraintes TDDB [45] ... 68 Figure II-30: Le courant DC de la grille mesuré en fonction du temps de stress sous

contrainte TDDB RF pour différentes fréquences de 180 MHz à 1.8 GHz [40] ... 70 Figure II-31 : Diagramme de bande d’un transistor NPN sous stress RVBE ... 72 Figure II-32: Mécanisme de dégradation RVBE dans les transistors NPN (à corriger) .... 72 Figure II-33: Dégradation du gain hFE sous stress RVBE en fonction du temps de stress et

de la tension de mesure base-émetteur. (W/L=0.3µm/1µm, dots= 5, Veb_stress=2.2V) ... 74 Figure II-34: Dégradation de Ib et du gain hFE en courant après un stress RVBE en mode

statique (Veb_stress=3.5 V, tstress=1000s, collecteur non connecté) [60] ... 75 Figure II-35: Dégradation de la fréquence de coupure (fT) après stress RVBE en mode

statique (Veb_stress=3.5 V, tstress=100s, collecteur non connecté) [61] ... 76 Figure II-36: Dégradation du gain S21 après stress RVBE en mode statique (Veb_stress=3.5 V,

tstress=100s, collecteur non connecté) [61] ... 76 Figure II-37: Ionisation par impact et injection des porteurs dans l’oxyde à l’origine de la

dégradation en mode mixte dans les transistors NPN ... 77 Figure II-38: Dégradation du gain hFE sous stress MMD en fonction du temps de stress.

La dégradation suit une loi de puissance (les dégradations sont mesurées à 3 polarisations différentes de Vbe) ; sous conditions de stress : Vcb_stress=4.25 V et Ic=1 mA ... 79 Figure II-39: Courbe de Gummel avant et après un stress DC de type MMD, dégradation

du gain en courant [69] ... 80 Figure II-40: taux de génération des paires électron-trou induites par ionisation par

impact tout au long du STI pour un stress à 4 V et à 0 V [62] ... 81 Figure II-41 : Influence de la tension de stress Collecteur-Base sur la dégradation de Ib

[62] ... 81

Figure II-42: fT et fmax avant et après un stress MMD en DC [70] ... 82 Figure II-43: Comparaison des paramètres Y avant (rouge) et après (noir) stress [16] ... 82 Figure II-44 : Courbe de Gummel d’un LVNPN (a) et HVNPN (b) avant et après stress

RF [72] ... 83 Figure II-45: Courbe de Gummel d’un HVPNP (a) et son fT vs. Ic (b) avant et après stress

RF de 18 dBm [72] ... 84 Figure II-46: Topologie du LNA (W/L=0.12/24µm) [74] ... 85 Figure II-47: Dégradation du gain après un stress RF de 30 dBm (a) [74] ... 85 Figure III-1 : Dégradation du courant de drain Id d'un NMOS avec le mécanisme de

dégradation HCI (W/L= 0.35µm/0.25µm, Vds_stress=2.5V, Vgs_stress=1.25V, température de stress=40°C) ... 95 Figure III-2 : Dégradation du courant de drain linéaire et saturé d’un transistor NMOS

après une contrainte HCI en fonction de la tension de stress Vgs_stress

(W/L=0.35µm/0.25µm, Vds_stress=2.5V, température de stress=40°C) ... 97 Figure III-3 : Dégradation du courant linéaire de drain Id_lin d’un transistor NMOS après

une contrainte HCI en fonction de la longueur du canal (Vds_stress=2.5V, Vgs_stress=1.25V, température de stress=40°C) ... 97 Figure III-4 : Tension de seuil VTh d’un transistor NMOS après une contrainte HCI en

fonction de la longueur du canal pour différentes valeurs de Vds_stress (Vgs_stress=1.25V, VTh avant stress est d’environ à 0.5V) ... 98 Figure III-5 : Variation de la tension de seuil VTh d’un transistor NMOS après une

contrainte HCI en fonction de la longueur du canal pour différentes valeurs de Vgs_stress (Vds_stress=2.5V, VTh avant stress est d’environ à 0.5V) ... 99 Figure III-6 : Variation de la tension de seuil VTh et du courant de substrat Ibulk d’un

transistor NMOS en fonction de la tension Vgs après une contrainte HCI ... 99 Figure III-7 : Circuit sous test dédié à la simulation des paramètres RF du transistor

NMOS ... 100 Figure III-8 : Dégradation relative de la transconductance gm et de la fréquence de

transition fT après stress HCI (Vds_stress=2.5V, température de stress=40°C) ... 101 Figure III-9 : Dégradation du gain en courant h21 après 10 ans de stress de type HCI

stress (Vgs_stress=1.25 V ; Vds_stress=2.5 V, température de stress=40 °C) ... 101 Figure III-10 : Dégradation du gain en puissance Gmsg après 10 ans de stress de type HCI

(Vgs_stress=1.25 V ; Vds_stress=2.5 V, température de stress=40 °C) ... 102 Figure III-11 : Dégradation du courant de la source Is d'un transistor PMOS sous l’effet

des mécanismes de dégradation NBTI et PBTI (W/L= 10µm/0.25µm, Vgs_stress

respectivement -2.5V et 2.5V, température de stress=150°C) ... 103

Figure III-12 : Dégradation de la tension de seuil VTh d’un transistor PMOS par le mécanisme NBTI en fonction de la tension grille-source de stress Vgs_stress (W/L=

10µm/0.25µm, température de stress=150°C)... 104 Figure III-13 : Dégradation de la tension de seuil VTh d’un transistor PMOS par le

mécanisme NBTI en fonction de la température de stress (W/L= 10µm/0.25µm, Vgs_stress=-2.5V)... 104 Figure III-14 : Dégradation du courant de la source Is en régime linéaire et saturé d’un

transistor PMOS par le mécanisme NBTI en fonction de la tension grille-source de stress Vgs_stress (W/L= 10µm/0.25µm, température de stress=150°C) ... 105 Figure III-15 : Schéma électrique utilisé pour simuler les paramètres DC et RF d’un

transistor PMOS ... 106 Figure III-16 : Dégradation relative de la transconductance gm et de la fréquence de

transition fT après stress NBTI (température de stress=150°C)... 106 Figure III-17 : Dégradation de la capacité drain-source Cds après stress NBTI en fonction

de la tension Vgs de stress ... 107 Figure III-18 : Dégradation de la capacité grille-drain Cgd après stress NBTI en fonction

de la tension Vgs de stress ... 107 Figure III-19 : Dégradation de la capacité grille-source Cgs après stress NBTI en fonction

de la tension Vgs de stress ... 108 Figure III-20 : Dégradation de la résistance de sortie après stress NBTI en fonction de la

tension Vgs de stress ... 108 Figure III-21 : Dégradation de la dégradation du gain en courant h21 après 10 ans de

stress de type NBTI (Vgs_stress=-2.5 V, température=150 °C) ... 109 Figure III-22 : Dégradation de la dégradation du gain en puissance Gmsg après 10 ans de

stress de type NBTI (Vgs_stress=-2.5 V, température=150 °C) ... 109 Figure III-23 : Dégradation du courant Ib et du gain β d’un LVNPN après un stress de

type RVBE en fonction de la tension Vbe_stress (W=0.3 µm, L=1 µm, nombre d’émetteur= 2, température de stress=40 °C) ... 111 Figure III-24 : Dégradation du courant Ib et du gain β d’un HVNPN après un stress de

type RVBE en fonction de la tension Vbe_stress (W=0.3 µm, L=1 µm, nombre d’émetteur= 2, température de stress=40 °C) ... 111 Figure III-25 : Dégradation du courant Ib et du gain β d’un LVNPN après un stress de

type RVBE en fonction de la température de stress (W=0.3 µm, L=1 µm, nombre d’émetteur= 2, Vbe_stress = -2 V) ... 112

Figure III-26 : Dégradation du courant Ib et du gain β d’un HVNPN après un stress de type RVBE en fonction de la température de stress (W=0.3 µm, L=1 µm, nombre d’émetteur= 2, Vbe_stress = -2V) ... 113 Figure III-27 : Dégradation du courant Ib et du gain β d’un LVNPN après un stress de

type RVBE en fonction de la température de stress (Vbe_stress = -2V, température de stress = 40 °C) ... 114 Figure III-28 : Dégradation du courant Ib et du gain β d’un HVNPN après un stress de

type RVBE en fonction de la température de stress (Vbe_stress = -2V, température de stress = 40 °C) ... 114 Figure III-29 : Comparaison entre la dégradation relative du gain en courant β et de la

fréquence de transition fT pour trois valeurs de tension base-émetteur sous stress RVBE accéléré ... 115 Figure III-30 : Dégradation du gain S21 du transistor sous stress RVBE accéléré pour trois

valeurs de tension de stress base-émetteur ... 116 Figure III-31 : Dégradation de la figure de bruit NF du transistor sous stress RVBE

accéléré pour trois valeurs de tension de stress base-émetteur ... 116 Figure III-32 : Dégradation du courant Ib et du gain β d’un LVNPN après un stress de

type MMD en fonction de la tension Vcb_stress (W=0.3µm, L=1µm, nombre d’émetteur=2, Vbe_stress=0.7V, température de stress=40°C) ... 117 Figure III-33 : Dégradation du courant Ib et du gain β d’un HVNPN après un stress de

type MMD en fonction de la tension Vcb_stress (W=0.3µm, L=1µm, nombre d’émetteur=2, Vbe_stress=0.7 V, température de stress=40 °C) ... 118 Figure III-34 : Dégradation du courant Ib et du gain β d’un LVNPN après un stress de

type MMD en fonction de la température(W=0.3µm, L=1µm, nombre d’émetteur=2, Vcb_stress=1.2 V Vbe_stress=0.7 V) ... 119 Figure III-35 : Dégradation du courant Ib et du gain β d’un HVNPN après un stress de

type MMD en fonction de la température(W=0.3µm, L=1µm, nombre d’émetteur=2, Vcb_stress=3 V Vbe_stress=0.7 V) ... 119 Figure III-36 : Dégradation du courant Ib et du gain β d’un LVNPN après un stress de

type MMD en fonction de la surface(Vcb_stress=1.2 V ; Vbe_stress=0.7 V, température de stress= 40 °C) ... 120 Figure III-37 : Dégradation du courant Ib et du gain β d’un HVNPN après un stress de

type MMD en fonction de la surface(Vcb_stress=3 V ; Vbe_stress=0.7 V, température de stress= 40 °C) ... 121 Figure III-38 : Dégradation de la fréquence de transition fT en fonction de la tension

collecteur-base de stress pour différents temps de stress sous stress MMD ... 121

Figure III-39 : Comparaison entre la dégradation relation du gain en courant β et de la

fréquence de transition fT sous stress MMD accéléré... 122

Figure III-40 : Dégradation relation du gain en puissance S21 extrait pour 3 fréquences : 2.4 GHz, 5.8 GHz et 10 GHz sous stress MMD accéléré ... 122

Figure III-41 : Comparaison entre la dégradation relative des paramètres dynamique et le gain en courant β sous stress MMD accéléré ... 123

Figure III-42 : Schéma simplifié de l’application du stress RF ... 124

Figure III-43 : Banc d’application du stress RF sur le circuit sur PCB ... 125

Figure III-44 : Mesure des paramètres S du circuit encapsulé sur PBB ... 126

Figure III-45: Simulation des paramètres S du transistor seul avant après stress RF de 20 dBm : les effets du boitier et de du PCB ne sont pas pris en compte dans la simulation ... 127

Figure III-46 : Paramètres S mesurés avant et après RF stress de 20 dBm @ 10 GHz ... 128

Figure III-47 : Paramètres S simulés avant et après RF stress de 20 dBm @ 10 ... 129

Figure III-48 : Dégradation du courant de la base et du courant du collecteur sous stress RF de 20 dBm ... 130

Figure IV-1: Structure de l'oscillateur en anneau... 135

Figure IV-2 : Schéma de la cellule « OR » ... 136

Figure IV-3: Modèle des deux états de fonctionnement qui se produisent lors de la commutation de la porte « OR » ... 136

Figure IV-4 : Dégradation de la fréquence d'oscillation Fosc après un stress en mode veille ... 138

Figure IV-5: Transistors de la porte « NAND (a) » et de la porte « OR (b) » responsables de la dégradation lors d’un stress en mode veille ... 139

Figure IV-6 : Augmentation de la tension de seuil VTh des transistors NMOS et PMOS constituants la porte « OR » suite à un stress en mode veille ... 140

Figure IV-7 : Pourcentage de la contribution des mécanismes de dégradation HCI dans les NMOS et NBTI dans les PMOS consécutive à la diminution de la fréquence d’oscillation après stress en mode veille ... 140

Figure IV-8: Dégradation de la fréquence d'oscillation Fosc après stress en mode activé ... 141

Figure IV-9: Transistors de la porte « NAND (a) » et de la porte « OR (b) » responsables à la dégradation lors d’un stress en mode activé ... 142

Figure IV-10: Les transistors dégradés de la porte « NAND (a) » et de la porte « OR (b) » lors d’un stress en mode activé ... 143

Figure IV-11 : Pourcentage de contribution des mécanismes de dégradation HCI dans les NMOS et NBTI dans les PMOS responsables à la diminution de la fréquence

d’oscillation après stress en mode activé ... 143

Figure IV-12 : Augmentation de la tension de seuil VTh des transistors NMOS et PMOS constituants la porte « OR » suite à un stress en mode activé ... 144

Figure IV-13 : Comparaison entre la dégradation de la fréquence après un stress en mode veille et un stress en mode activé ... 144

Figure IV-14: Différents mécanismes de dégradation causant la dégradation de l'oscillateur en anneau durant le stress en mode activé... 145

Figure IV-15 : Bloc diagramme du récepteur ... 146

Figure IV-16 : Configuration du LNA en mode cascode avec une self de dégénérescence et une rétroaction ... 148

Figure IV-17 : Fuites vers le LNA à travers les Switches ... 149

Figure IV-18 : Evolution du gain du LNA en fonction de la puissance RFin de stress .... 150

Figure IV-19 : Banc des essais de vieillissement accéléré ... 151

Figure IV-20 : Mesure des paramètres S (a) et du Facteur de bruit NF (b) ... 151

Figure IV-21 : Formes d’onde des tensions Collecteur-Base, Base-Emetteur et des courants de collecteur et de base du transistor cœur Qcor durant le stress RF de 19 dBm... 152

Figure IV-22 : Comparaison entre les résultats de simulation et les résultats de mesure de la dégradation du gain du LNA à 5.6 GHz. ... 153

Figure IV-23 : Dégradation du gain S21 après 690 heures de stress RF ... 153

Figure IV-24 : Modèle petit-signal du LNA en cascode ... 155

Figure IV-25 : Dégradation de l’impédance base-émetteur Zπ ... 155

Figure IV-26 : Dégradation de la transconductance du transistor d’entrée et de sa résistance émetteur ... 156

Figure IV-27 : Dégradation de la capacité Miller ... 156

Figure IV-28 : Dégradation de la transconductance du transistor cascode et de sa résistance émetteur ... 156

Figure IV-29 : Dégradation de la résistance de base du transistor cascode ... 157

Figure IV-30 : Formes d’onde des tensions Collecteur-Base, Base-Emetteur et des courants de collecteur et de base du transistor cœur Qcor durant le stress RF de 20 dBm... 158

Figure IV-31 : Comparaison entre les résultats de simulation et de mesure de la variation relative des paramètres S du LNA à 5.6 GHz ... 159

Figure IV-32: Dégradation du gain S21 du LNA sous stress de 20 dBm après 575 heures ... 160 Figure IV-33 : NF avant et après 575 heures de stress RF de 20 dBm ... 161 Figure IV-34 : Comparaison entre l’augmentation du NF simulé et mesuré à la fréquence

5.4 G et 5.6 G après 575 heures de stress RF ... 161 Figure IV-35 : Augmentation du courant de base Ib et dégradation du courant de

collecteur Ic du transistor cœur du LNA après stress RF ... 162 Figure IV-36 : Augmentation de la résistance de base du transistor cœur en fonction de

la puissance de stress ... 162 Figure IV-37 : Simulation de l’effet de la dégradation de Qcor et Qcasc sur la diminution de

S21 du LNAaprès 336 heures de stress RF de 20 dBm ... 163 Figure IV-38 : Simulation de l’effet de la dégradation de Qcor et Qcasc sur l’augmentation

du facteur du bruit du LNA après 336 heures de stress RF de 20 dBm ... 163 Figure IV-39 : Simulation de la contribution des deux mécanismes MMD et RVBE à la

dégradation du gain du LNA après 336 heures de stress RF de 20 dBm ... 164 Pour ces raisons, nous proposons la méthodologie de conception présentée dans la

Figure IV-40. Elle considère la fiabilité des circuits comme un critère à remplir dans le cahier des charges dès le début du cycle de conception. En effet, nous proposons de simuler la dégradation des circuits pendant deux étapes de conception. ... 165 Figure IV-41 : Méthodologie classique d’élaboration de circuits intégrés analogiques .. 166 Figure IV-42 : Nouvelle méthodologie proposée pour conception de circuits intégrés

analogiques avec prise en compte de la simulation de la fiabilité ... 167 Figure VII-1 : LOAD et THRU du PCB du circuit BFU910F ... 175 Figure VII-2 : Modèle petit-signal simplifié du LNA en cascode avec une inductance de

dégénération ... 178 Figure VII-3 : Modèle petit-signal de bruit de l’étage émetteur commun du LNA ... 182

Abréviations

AC Alternating current AMS Analog Mixed Signal BERT Berkeley Reliability Tools

BiCMOS Bipolar Metal Oxide Semi-conductor BTI Bias Temperature Instability

DC Direct Current

DFR Design For Reliability DUT Device Under Test

EDA Electronic Design Automation

EM ElectroMigration

EOS Electrical Over Stress ESD Electrostatic Discharge

FOM Figure Of Merits

HBD Hard Break Down

HBT Heterojunction Bipolar Transistor HCI Hot Carrier Injection

HVNPN High Voltage Negative-Positive-Negative

Ib Courant de base

Ic Courant du collecteur

JEDEC Joint Electron Device Engineering Council LEM Lucky Electron Model

LNA Low Noise Amplifier

LVNPN Low Voltage Negative-Positive-Negative M-S-M Measure-stress-Measure

MOSFET Metal Oxide Semiconductor Field Effect Transistor MVE Multiple Vibrational Excitation

NBTI Negative Bias Temperature Instability

NF Noise Figure

nMOS n-Type Mos Transistor

PBTI Positive Bias Temperature Instability pMos p-Type Mos Transistor

RF Radio Frequency

RO Ring Oscillator

SBD Soft Break Down

SiGe Silicon-Germanium SOLT Short Open Load Thru

SPICE Spacecraft, Planets, Instruments, C-matrix, Events

SS Sous seuil

STI Shallow-Trench Isolation

TDDB Time Dependent Dielectric Breakdown

TTF Time To Failure

Vbe Tension base émetteur Vcb Tension collecteur base

Vcb_stress Tension collecteur-base de stress

V_{ds_stress} Tension drain-source de stress

V_{eb_stress} Tension émetteur-base de stress

Vgs_stress Tension grille source de stress

Introduction Générale

Introduction Générale

I.1. Contexte de la thèse

L'industrie des semi-conducteurs a toujours fait face à une demande inexorable imposée par les lois du marché organisées sur des critères économiques de rendement et de rentabilité. Dans cette course en avant le coût et le temps sont devenus des paramètres de survie face à une concurrence féroce. La recherche et le développement s’ingénient à répondre à ces exigences en proposant des solutions tendant à augmenter les performances des composants et des circuits, afin d’améliorer leurs fonctionnalités, réduire les coûts ainsi que le temps de conception. Pour ce faire, les dimensions des composants constituants les circuits intégrés ont été réduites à chaque nouveau nœud technologique. La découverte de nouveaux matériaux, comme le SiGe, a aussi contribués favorablement à cette évolution.

Cependant, si ces avancées technologiques vers une meilleure intégration ont eu pour effet de proposer des produits faibles tension, faible courant, susceptibles d’améliorer la portabilité en réduisant la consommation, elles ont contribué à fragiliser, en même temps, la robustesse des composants et des circuits faisant de leur fiabilité un problème émergent. C’est dans ce contexte que la fiabilité des circuits intégrés est devenue une exigence primordiale et un critère de qualification dans l’industrie des semi-conducteurs.

Au niveau composant, la fiabilité consiste à garantir une durée de vie en évaluant la dégradation des composants passifs et actifs. La dégradation se manifeste par un décalage graduel et temporel des caractéristiques électriques engendrant la défaillance du circuit. En effet, les circuits analogiques sont très sensibles aux variations de paramètres électriques des composants qui les constituent.

Ainsi, les risques de défaillance possibles et les effets de vieillissement doivent être pris en compte par anticipation au cours du cycle de conception afin de garantir les performances de circuits tout au long de la durée de vie souhaitée. Ainsi la démarche qui est susceptible de garantir la fiabilité doit être incorporée dans le cycle de développement des circuits afin de répondre aux exigences du marché. C’est dans ce contexte que se situent ces travaux de thèse.

Le sujet de thèse s’énonce comme suit « Contribution à l’analyse des effets de vieillissement de composants actifs et de circuits intégrés sous contraintes DC et RF en vue d’une approche prédictive ». L’objectif sera d’évaluer la dégradation, dans le temps, des performances électriques des transistors et des circuits soumis à des stress statiques et dynamiques. Cette étude sera effectuée à l’aide d’un simulateur de prédiction de la fiabilité développé au sein de NXP semi- conducteurs. Les essais de vieillissement expérimentaux seront également effectués sur des démonstrateurs pour valider l’approche prédictive basée sur les modèles de dégradation implémentés dans l’outil de simulation.

Ce travail vise à aider les concepteurs de circuits à intégrer l'impact des effets de vieillissement sur leurs circuits lors de la conception.

Grâce à cette approche prédictive, ils pourront proposer des solutions adaptées garantissant la fiabilité et la robustesse du circuit.

L’étude de la fiabilité au niveau circuit s’appliquera au vieillissement d’un oscillateur en anneau (RO) et d’un amplificateur faible bruit (LNA) soumis à des contraintes DC, AC et RF.

Cette étude sera effectuée dans la technologie BiCMOS SiGe:C de NXP semi-conducteurs.

Selon le type de transistor, les mécanismes qui seront étudiés sont successivement : Hot Carrier Injection, Bias Temperature Instability pour les transistors MOS, et Mixed Mode et Reverse Base Emitter Bias pour les transistors bipolaires.

Les modèles de dégradation pris en compte dans le simulateur sont ajustables à toutes les technologies de NXP semi-conducteurs. L’approche prédictive de la dégradation est transposable à toutes les technologies et les circuits intégrés conçus dans d’autres technologies.

Les travaux présentés dans ce manuscrit s’articuleront autour de quatre chapitres :

Le premier chapitre introduit la fiabilité des circuits intégrés et les exigences du marché des semi-conducteurs en termes de performance, robustesse et fiabilité, plus particulièrement, pour les applications où la sécurité des personnes est un critère primordial. Par la suite, nous mettons en lumière l’apport de l’utilisation des outils de prédiction de la dégradation dans la conception des circuits intégrés. Dans cette perspective, nous présentons les principes de fonctionnement d’un simulateur de prédiction de la fiabilité développé au sein de NXP semi-conducteurs. Il sera utilisé pour évaluer la dégradation des composants et des circuits de NXP.

Le second chapitre présente les différents mécanismes de dégradations des transistors MOS et bipolaires. Une étude de l’état de l’art est réalisée à partir des récents travaux de recherches concernant ces mécanismes de dégradation ainsi que leurs modèles empiriques. Ce chapitre regroupe les principales connaissances qui sont en rapport avec le sujet de thèse.

Dans le troisième chapitre, l’étude consiste, dans un premier temps, à évaluer la précision des résultats de simulation de la dégradation des paramètres électriques des transistors, en les comparants à leurs modèles analytiques correspondants. Le but est tant de valider l’implémentation des modèles de dégradation dans le simulateur utilisé.

A la suite, l’étape suivante sera d’étudier l’impact des mécanismes de dégradation sur les différents paramètres électriques statiques et dynamiques des transistors.

Pour les circuits RF, il est nécessaire de comprendre comment ces modèles de dégradation statiques sont applicables aux conditions RF. Jusqu’à ce jour, les dégradations engendrées dans des conditions de stress DC n’ont été comparées qu’aux conditions de stress AC. Cependant, le stress dans les conditions RF n'est que marginalement abordé dans la littérature. Comme

application, une étude sera élaborée sur la dégradation des transistors bipolaires de la technologie SiGe sous stress RF.

Nous consacrerons le quatrième chapitre à l’étude de fiabilité au niveau circuit.

L’investigation sera orientée vers la dégradation des performances électriques d’un oscillateur en anneau sous stress DC et AC ainsi que la dégradation d’un amplificateur faible bruit sous stress RF accéléré. Cette étude sur le LNA va permettre de valider la capacité du simulateur à fournir une prédiction précise de la durée de vie sous stress dynamique, à partir des modèles développés sous stress DC.

A la fin de ce chapitre, nous proposerons une approche méthodologique pour la conception des circuits intégrés fiables. Cette approche décrit à quelle étape de la conception, doit être évaluée la dégradation des performances électriques des circuits pour garantir une certaine fiabilité.

La conclusion résume les travaux effectués ainsi que les résultats obtenus. A la suite, seront exposées les perspectives à venir.

I.2. Cadre de la thèse

Les travaux de cette thèse sont effectués au sein du LaMIPS (Laboratoire de MIcroélectroniques et de Physiques des Semi-conducteurs) en collaboration avec NXP semi- conducteurs. Il est depuis 2007 un laboratoire commun entre le laboratoire CRISMAT (Cristallographie et Sciences des Matériaux, UMR 6508) dont les tutelles sont l’ENSICAEN, le CNRS et l’Université de Caen, PRESTO Engineering et NXP-Semiconductors.

Ces travaux de thèse s’inscrivent dans le cadre du projet national FiRST (Fiabilité et Renforcement des Systèmes Technologiques Mécatroniques de Forte Puissance). Ils concernent le workpackage 4 du projet FiRST intitulé « Modélisation des défaillances avec anticipation de la fiabilité ». Le projet FiRST constitue une initiative pour approfondir la connaissance et la maitrise de la fiabilité des dispositifs mécatroniques et électroniques dans les véhicules automobiles et dans les applications aéronautiques. Ces dispositifs sont soumis à des contraintes de fatigue électrothermique de plus en plus importantes. De ce fait, l’évaluation de leur fiabilité dans ces contraintes agressives est devenue cruciale.

Le projet s’articule autour d’un consortium de 22 intervenants, composé d’institutions académiques et d’entreprises leaders dans le marché de l’automobile et des applications aéronautiques. L’objectif est donc de mettre en place de nouvelles méthodes (analytiques, numériques, expérimentales) sur des cas de produits innovants concrets dans le monde de l’automobile et l’aéronautique.

I.

C ^HAPITRE I

Situation de la fiabilité dans la

conception des circuits intégrés

Situation de la fiabilité dans la conception des circuits intégrés

I.1. Introduction

La fiabilité est l’aptitude d’un système à accomplir une fonction requise, dans des conditions données, durant un intervalle de temps défini [1]. Un système est considéré comme plus fiable si son fonctionnement se maintient même lors des circonstances inattendues hostiles. Ces circonstances peuvent résulter de perturbations environnementales ou de disfonctionnement d'un composant du système.

Dans l’industrie des semi-conducteurs, la fiabilité a concerné initialement les procédés de fabrication. Par la suite, elle s’est étendue aux méthodologies de conception des circuits intégrés pour répondre aux critères de performances ainsi qu’aux critères du marché.

I.1.1. La fiabilité des semi-conducteurs

Selon l’application pour laquelle ils ont été conçus (Figure I-1), les circuits intégrés doivent répondre à des spécifications ainsi que des exigences bien définies.

Figure I-1 : Nombreuses applications modernes utilisent des circuits micro-électroniques

 En ce qui concerne les applications grand public: il est indispensable de respecter un délai de développement le plus court possible. Ce critère permet d’optimiser les coûts et répondre au mieux dans le temps aux exigences d’un marché devenu très concurrentiel.

De plus, l’augmentation de la densité d’intégration a pour conséquence de fragiliser la robustesse des circuits intégrés. Pour garantir la fiabilité de fonctionnement, nous sommes

conduits à faire évoluer les méthodes de conception. C’est ainsi que la fiabilité s’impose comme un critère impératif.

 Dans le secteur de l’automobile ainsi que dans le domaine biomédical: la sécurité des personnes est un critère primordial. Par voie de conséquence, les exigences du marché dictent que les circuits soient garantis fiables pendant une durée de vie déterminée. Ainsi, dans ces domaines, la fiabilité devient un critère de la plus grande importance.

De même, la généralisation des systèmes embarqués appliquée à l’automobile et soumise aux exigences du marché, en termes de performance et de robustesse, font de l’enjeu de la fiabilité un élément stratégique.

 Dans le domaine de l’aérospatial et de l’aéronautique: les circuits sont exposés à un environnement durci dû à des variations importantes de température [3], des soumissions à des interférences électromagnétiques et à des radiations... Par conséquent, leur conception doit inclure des tests de qualification plus sévères que ceux correspondants aux circuits grand public. Alors, des outils et des méthodes de qualification supplémentaires deviennent nécessaires pour s’assurer de leur sûreté de fonctionnement.

A cette étape de la réflexion, une question se pose : Comment les fabricants de circuits intégrés peuvent garantir la fiabilité dans telles conditions si restrictives ?

La réponse concernant la fiabilité des circuits intégrés est qu’il devient nécessaire, à différentes étapes du cycle de développement, d’élaborer un processus incorporant une démarche de fiabilité (Figure I-2) [2] [3] [4] qui se décline de la façon suivante :

 Commencer par bien spécifier les problèmes de fiabilité posés, les hypothèses et les données disponibles.

 Ensuite, s’appuyer sur les données réelles des résultats expérimentaux et les retours clients.

 Tendre à cerner les conditions qui sont à l’origine de la dégradation.

 Intégrer l’expertise acquise pour valider les nouvelles technologies et procédés.

 Comprendre les phénomènes physiques de vieillissement et les mécanismes de dégradation spécifiques à chaque procédé technologique afin de développer les modèles appropriés.

 Utiliser des outils, de simulation de la fiabilité, permettant de prédire les durées de vie et les éventuelles dégradations dans un circuit intégré.

 Effectuer des tests et des simulations minutieuses, durant la phase de développement, pour s'assurer que les caractéristiques sont optimisées. Puis mettre en évidence les composants susceptibles de dégradation dans le circuit intégré.

 Et enfin, en cas de défaillance avérée, proposer une solution adéquate augmentant la robustesse.

Ceci est résumé par l’organigramme de la Figure I-2 :

Figure I-2: Un processus général du Design For Reliability [4]

D’autre part, pour répondre à l’exigence de l’innovation tout en assurant la fiabilité, il faut répondre aux défis énoncés ci-dessous et illustrés dans la représentation, Figure I-3 :

 Quelles sont les conditions environnementales qui engendrent la dégradation du circuit

?

 Et pour y remédier quelles sont les technologies à adopter pour avoir un circuit plus fiable et fonctionnel dans son environnement ?

 Quels sont les nouveaux matériaux qui peuvent être utilisés pour améliorer les performances du circuit ainsi que sa fiabilité ?

 Quels sont les nouveaux moyens et outils disponibles qui permettent d’estimer la fiabilité et prédire les défaillances du circuit ?

Figure I-3: Les défis pour améliorer la fiabilité des circuits intégrés

Les exigences des clients cumulées à celles du marché font de la fiabilité une priorité incontournable. En définitive, s’il est avéré que l’intégration de la fiabilité dans la phase de conception, de qualification, de production et d’évaluation est nécessaire; la rétroaction des clients va contribuer aussi à améliorer au mieux la fiabilité.

I.1.2. Genèse de la procédure de fiabilité

La représentation bottom-up, décrite par la Figure I-4, est ce qui rend le mieux compte de comment situer et évaluer la fiabilité dans une procédure de développement d’un produit depuis la phase de fabrication jusqu’à la qualification.

S’il est nécessaire de bien connaître les défauts et les mécanismes physiques à l’origine de la défaillance à l’échelle atomique, il est aussi d’importance d’évaluer leurs effets en termes de dégradation des performances électriques des composants élémentaires. Par la suite, la compréhension de ces mécanismes de dégradation donnera accès à la prédiction du vieillissement au niveau des circuits intégrés.

Figure I-4: Bottom-up de l’étude de la fiabilité d'un produit commençant par les défauts dans les composants à l’échelle atomique

En vue d’assurer la fiabilité d’un produit final, elle doit être intégrée, principalement, à trois étapes différentes, durant la phase de conception, qui sont : le niveau transistor-level, le niveau cell-level, la phase de mise en boitier (Package), ainsi que l’environnement de report (PCB).

Le travail envisagé alors se donne comme objectif de détecter et de maitriser le vieillissement dans les composants et son effet sur la performance des circuits. Il s’agit pour cela de développer une méthodologie et des modélisations associées appropriées et s’insérant dans une approche

«Co-Design» incluant les contraintes Chip, Package et PCB. Le succès de la conception des produits dépend de la gestion au préalable de ces contraintes.

Les approches classiques d’analyse système ignorent très souvent les interactions entre les niveaux Chip, leur assemblage en boitier (Package) et leur environnement de report (PCB), alors que celles-ci sont concluantes au niveau applicatif ainsi que sources de difficultés lors de la synthèse finale.

Des démonstrateurs sur silicium incluant le conditionnement, mise en boitier et PCB, sont développés pour vérifier la validité de l’approche «Co-Design» ainsi que d’évaluer l’impact du vieillissement sur les performances du produit final. Les résultats de simulation de vieillissement, sont confrontés aux données expérimentales afin de valider la démarche prédictive.

I.1.2.1. Comment s’est imposée la modélisation des phénomènes de dégradation

Durant les années 90, la dégradation des circuits intégrés est devenue un problème crucial, qui ne pouvait plus être ignoré. C’est à cette époque que des mesures sur des transistors ont été effectuées pour déterminer les marges de conception des circuits.

Cependant l’augmentation des problèmes de défaillance s’est accéléré avec la densité croissante d’intégration des circuits, cette évolution continue a maintenu d’actualité les préoccupations de fiabilité au niveau transistor (Figure I-5).

Figure I-5 : Evolution du nombre de publications sur la fiabilité des transistors « Transistor Reliability »comme listé sur IEEE Xplore

C’est ainsi que la modélisation des phénomènes de dégradation et la prédiction de la fiabilité se sont imposées comme de nouvelles disciplines. De même, qu’il a été constaté que la diminution des marges de fiabilité avec l’introduction des nouveaux nœuds technologiques ont été parmi les motivations majeures qui ont conduit au développement des modèles de vieillissement. Ce phénomène couplé à l’introduction de nouveaux matériaux, structures et procédés a compliqué l’investigation de la fiabilité par la présence de nouveaux défauts qui ont contribué à réduire la durée de vie des puces (Figure I-6). Ainsi, la détection, le test, la modélisation et le contrôle de ces mécanismes de défaillance supplémentaires doivent, dès lors, être pris en compte.

La fiabilité des composants semi-conducteurs est représentée par la courbe en forme de baignoire (Figure I-6).

La courbe est divisée en trois plages de taux de risque de défaillances dont les origines sont différentes :

 La première zone est désignée comme la mortalité infantile ou la défaillance prématurée d’un produit. Elle s’explique, principalement, par l’introduction de défauts extrinsèques dans certains matériaux.

 La seconde présente un taux de défaillance indépendant du temps, relativement bas. Elle s’explique, principalement, par la présence de défauts extrinsèques qui entrainent un vieillissement anormal du composant.

 La troisième, correspondant aux défaillances induites par le vieillissement normal des composants résulte d’une dégradation intrinsèque.

0 100 200 300 400 500 600 700 800 900

1980 1985 1990 1995 2000 2005 2010 2012 2013 2014 2015 2016

Nombre de publications

Année

Figure I-6: Courbe en forme de baignoire du taux de risque de défaillance en fonction du temps L’objectif de l’étude de la fiabilité est de faire tendre la courbe en forme de baignoire vers une courbe idéale où :

 Le taux de mortalité infantile est significativement réduit.

 Le niveau du plateau de la zone 2 est minimisé.

 Le taux de défaillance dû au vieillissement est repoussé au maximum (temps d’utilisation supérieur à la durée de vie).

Pour ce faire, il faut limiter les sources de défauts extrinsèques afin de minimiser le taux de défaillance prématuré et le vieillissement anormal. Ensuite, pour garantir la durée de vie souhaitée, il est nécessaire de connaître les mécanismes physiques de vieillissement des transistors, ainsi que leur impact sur les performances électriques.

Les travaux de cette thèse s’articulent autour de l’étude du vieillissement des transistors causé par les dégradations intrinsèques. Dans ce contexte, la caractéristique « durée de vie » imposée par le cahier des charges est souvent ramené à quelques années selon l’application. L’état de l’art propose d’observer l’usure et ses effets suite à des stress raccourcis dits accélérés. Ceci a pour but de reproduire, dans un temps réduit, les défaillances qui peuvent se produire en utilisation réelle et, par la suite, de développer des modèles prédictifs de vieillissement.

A ce stade, des extrapolations aux conditions nominales sont nécessaires pour prédire la durée de vie des composants et par la suite celle des circuits.

Pour garantir la validité des durées de vie extrapolées, il est indispensable de :

 Pouvoir dé-corréler, au niveau du composant, les différents types de dégradation correspondants chacun à un phénomène physique bien identifié.

 S’assurer de leurs existences aux conditions nominales.

 Pouvoir faire le lien entre la fiabilité d’un transistor et celle d’un circuit qui l’intègre.

I.1.2.2. Classification des modes et causes de défaillance

Les problèmes de fiabilité ne peuvent être correctement résolus que si les mécanismes physiques de dégradation, à l’origine de la défaillance, sont bien identifiés. Nous résumons, dans le tableau ci-dessous, les modes de défaillance des composants semi-conducteurs et leurs mécanismes de dégradation.

Tableau I-1 : Relation entre les modes de défaillance et les mécanismes de dégradation des composants semi-conducteurs intégrés [5]

Facteurs de défaillance Mécanismes de dégradation Modes de défaillance Diffusion de

jonction

Substrat Diffusion de la jonction d’isolation

Défaut cristallin

Précipitation d'impuretés Désalignement du masque de la photolithographie

Contamination de surface

Tension de claquage réduite Court-circuit

Augmentation du courant de fuite

Métallisation Interconnexions Risque de rayures Dommages mécaniques

Contact non ohmique Faible adhérence Épaisseur inadéquate Corrosion

Electro-migration

Circuit ouvert Court-circuit

Augmentation de la résistance

Passivation Film de protection de la surface Film diélectrique

fissure

Variation d'épaisseur Contamination Inversion de surface

Tension de claquage réduite Court-circuit

Augmentation du courant de fuite dérive de hFE et / ou VTh

Die bonding Chip-frame connexion

Die décollé Die fissuré

Circuit ouvert / Court-circuit Fonctionnement instable / intermittent

Augmentation de la résistance thermique

Wire bonding wire bonding connexion

Déviation du wire bonding Déconnexion

Fil détaché Contact entre fils

Circuit ouvert Court-circuit

Augmentation de la résistance thermique

Entrée/ Sortie Pin

Surtension Surintensité

Diffusion de la jonction Dommages aux niveaux des couches d'oxyde

Métallisation Défaut / destruction

Circuit ouvert Court-circuit

Augmentation du courant de fuite

Film d'oxyde Oxyde de grille Ions libres, Piégeage des trous Etats d'interface

Porteurs chauds, HCI, BTI, TDDB

Tension de claquage réduite Court-circuit

Augmentation du courant de fuite variation de h_FE et / ou V_Th,, etc.

Les travaux de cette thèse traitent de la défaillance des transistors provoquée par les mécanismes de dégradation, Hot Carrier Injection HCI, Bias Temperature Instability BTI, TDDB Time Dependent Dielectric Breakdown, Mixed Mode Degradation MMD et Reverse Base Emitter Bias RVBE. Dans un premier temps, nous étudierons ces phénomènes de dégradation et leurs impacts sur les performances électriques des transistors. Cette étude sera menée à l’aide d’un outil de simulation de fiabilité développé au sein de NXP semi-conducteurs. Son principe de fonctionnement sera exposé par la suite.

Dans un deuxième temps, nous nous intéresserons à l’effet du vieillissement des composants sur les performances des circuits intégrés émergents, plus précisément, nous étudierons la fiabilité d’un oscillateur en anneau (RO) et d’un amplificateur faible bruit (LNA). La prédictibilité établie de ces dégradations sera, ensuite, validée par des essais de vieillissement expérimentaux sur des démonstrateurs encapsulés et montés sur PCB.

I.2. Outils de prédiction de la dégradation électrique I.2.1. Introduction

La prédiction de la fiabilité des circuits intégrés, à l’aide des outils de simulation dédiés, est devenue une partie importante dans le flot de conception. Sans ces outils, les concepteurs doivent considérer des marges de conception renforcées et appliquer des règles de dimensionnement qui permettent de rendre les circuits plus robustes. Bien que ces marges permettent d’assurer les performances attendues et plus, elles sont souvent surévaluées. Elles conduisent à un surdimensionnement du circuit et une surcharge de puissance et restent non démonstratives.

La simulation de la fiabilité offre au concepteur la possibilité de :

 Garantir un fonctionnement fiable du circuit.

 Optimiser considérablement la surface de conception.

 Et assurer des spécifications optimales.

I.2.2. Evolution dans le temps de la simulation prédictive

La première tentative connue de simulation de vieillissement des composants intégrés a été réalisée, à l’Université de Berkeley, grâce aux outils développés en 1987 [7]. Depuis la fin des années 1980, voir début des années 1990, la dégradation des composants intégrés par les porteurs chauds (HCI) est devenu un problème majeur. En réponse à cette situation, des nouveaux outils tels que HOTRON (Aur et al, 1987), RELY (Sheu et al, 1989) et BERT (CAS) ont été développés.

Par la suite, lorsque les modes de dégradation TDDB et NBTI sont devenus plus fréquents parmi le lot des mécanismes de dégradation usuellement rencontrés, de nouveaux outils de simulation appropriés ont été développés par Xuan et al. 2003, Parthasarathy 2006, Bestory et al.

2007, Yan et al. 2009, Wang et al. 2010 [3][4].

Depuis cette époque, de nombreux outils de simulation de la fiabilité des composants et des circuits intégrés ont vu le jour. Actuellement, de nombreuses entreprises de semi-conducteurs possèdent leurs propres outils.

Le Tableau I-2 présente les simulateurs de fiabilité, des circuits intégrés, les plus connus dans la littérature dont certains ont été commercialisés.

Tableau I-2 : Liste des outils de simulation de la fiabilité des circuits intégrés (Version 2012) [3]

Par Outils Modèles de dégradation pris en compte

Aur et al (1987) HORTON HCI

Sheu et al (1989) RELY HCI

Tu et al (1993) BERT HCI, TDDB, EM

Xuan et al (2003) ARET HCI, EM

Parthasarathy (2006) -- HCI, BTI

Bestory et al (2007) -- HCI, BTI

Yan et al (2009) -- HCI, BTI, TDDB

Wang et al (2010) SyRA HCI, BTI

Mentor Eldo RS HCI, BTI

Cadence RelXpert HCI, BTI

Synopsys MORSA HCI, BTI

La section suivante présente le simulateur de fiabilité RelXpert de Cadence. C’est le plus utilisé parmi ceux qui ont été commercialisés. Suite à cette présentation, nous exposerons certains éléments qui décrivent les limitations de cet outil. Cet éclairage permettra de mieux comprendre les raisons qui ont conduit NXP semi-conducteurs à développer son propre simulateur.

I.2.3. Le simulateur de fiabilité RelXpert de Cadence

La Figure I-7 représente l’architecture de l’outil RelXpert. Cet outil est implémenté dans le simulateur SPICE de Cadence.

Figure I-7 : Architecture de RelXpert

Afin de pouvoir évaluer la dégradation dans un circuit, il est nécessaire d’avoir accès à sa description nodale (Netlist) et aux paramètres de fiabilité utilisés par les modèles de dégradation.

Sa méthode de calcul de la dégradation à partir des modèles de fiabilité suit le même principe que celui de BERT [7][8] qui est le premier outil de simulation de la fiabilité développé en 1990 à UC Berkeley. Cette méthode de calcul sera détaillée par la suite.

A l’état actuel, RelXpert présente principalement les limitations suivantes :

 Il ne fonctionne qu'avec le simulateur Cadence. Des outils de simulation, tel que Agilent ADS, ne possèdent pas l'interface RelXpert.

 Il utilise des modèles simplifiés correspondants aux mécanismes de dégradation NBTI et HCI appelés AgeMOS : les détails sur ces modèles ne sont pas entièrement publiés dans la documentation de l'outil et leur développement n’a pas été divulgué.

 Il prend en charge uniquement les modèles, définis par l’utilisateur, en langage C.

Le développement de l’outil de simulation de la fiabilité au sein de NXP semi-conducteurs s’est imposé du fait que NXP est créateur de technologie et fabricant de circuit intégré ; la démarche s’inscrit, aussi, dans le but de faciliter l’utilisation générale de l'outil par les experts de modélisation en utilisant le Verilog-A comme langage pour évaluer le stress appliqué.

I.2.4. Le simulateur de fiabilité de NXP semi-conducteurs

Le procédé de simulation de la fiabilité est décrit par le schéma synoptique (Figure I-8). Il traduit comment est renseigné le fichier contenant la netlist ainsi que celui où sont regroupées les conditions de stress et l’analyse temporelle.

Figure I-8: Principe de simulation de la fiabilité à l’aide de l’outil de NXP semi-conducteurs Une fois ces fichiers traités par le simulateur de fiabilité, il fournit, en retour, la netlist, mise à jour, tenant compte du vieillissement. Cette dernière est utilisée par le simulateur SPICE afin de caractériser le comportement électrique du transistor après stress. La variation des paramètres électriques devient ainsi un indicateur significatif du vieillissement des transistors MOS et bipolaires.

Ce vieillissement est évalué en rectifiant les paramètres significatifs de la dégradation dans les modèles compacts. Concrètement, cela s’obtient à l’aide d’un paramètre

τ

Nous présentons le principe de fonctionnement du simulateur de fiabilité (Figure I-9). Comme tout simulateur de fiabilité, ce dernier se compose d’un pré et post-processeur autour de SPICE.

Figure I-9: L’outil de fiabilité utilisé se compose d'un pré et post-processeur autour de SPICE