IV. CHAPITRE IV
IV.2. Etude de la dégradation de l’oscillateur en anneau conçu en technologie
IV.2.2. Etude du vieillissement de l’oscillateur suivant ces modes de
Nous définissons le critère de défaillance de l’oscillateur comme la variation de 10 % de la
valeur initiale de la fréquence d’oscillation Fosc ( osc
osc F
F ≥ 10%).
Afin d’étudier la fiabilité de l’oscillateur en anneau, le circuit est soumis à deux modes de stress différents :
Premier mode, l’oscillateur est en mode veille (Venb = 0).
Second mode, l’oscillateur est activé (Venb = 1).
Etant donné que le circuit est conçu en technologie CMOS, ses performances vont être altérées par les mécanismes de dégradation HCI et BTI décrits, précédemment, au chapitre II.
Nous étudierons l’effet de ces deux mécanismes sur la fréquence d’oscillation sous les deux modes de fonctionnement due l’oscillateur.
IV.2.2.Etude du vieillissement de l’oscillateur suivant ces modes de fonctionnement IV.2.2.1.Mode veille
IV.2.2.1.1.Conditions de stress
Dans un premier temps, le circuit est placé en mode veille et soumis à des temps de stress de différentes durées (168, 336, 504, 672, 840 heures) (Tableau IV-1).
Tableau IV-1 : Conditions de stress
Venb (V) T (°C) Vdd (V) Conditions de stress 0 150 1.8
Ces conditions de stress sont similaires aux tests HTOL (High Temperature Operating Life)
[5]. L'accélération de la dégradation se fait à température élevée, 150 °C, considérée comme étant le cas le plus défavorable. Le modèle d'Arrhenius (équation IV.4) donne le temps d’échec en
fonction de l’énergie d'activation Ea, qui est généralement égale à 0.7 eV pour les tests HTOL, et
de la température de stress T : IV.4
f .exp( a )
b
E
t A
K T
Où :- tf représentele temps d’échec en (s).
- A est un facteur d’ajustement en (s), pour une durée et une température de stress bien définies, le coefficient A peut être déduit à partir de l’équation IV.4.
A la température de 150 °C, les tests HTOL sont, généralement, effectués durant des périodes
d’environ 500 heures. Si aucune défaillance (variation de plus de 10% de la valeur initiale de Fosc)
n’est enregistrée durant cette durée de stress, en mode veille ou activé, le produit est considéré fiable pour une durée de 10 ans et une température de fonctionnement de 60 °C.
Lors de ces essais HTOL, un temps de stress tf plus long (840 heures) est adopté pour s’assurer
de la fiabilité du RO. Les tests HTOL sont effectués dans le but de déterminer l’impact de la polarisation électrique et celui de la température sur le comportement électrique des composants sous stress. Au cours de cette expérimentation, les mécanismes de dégradation qui peuvent se produire, sous des conditions de fonctionnement nominales, sont accélérés dans ces conditions pour que leurs effets se manifestent. Les résultats de simulation sont comparés aux résultats de mesures issus des tests expérimentaux sur plusieurs circuits prototypes sur plaque avant conditionnement [6]. Ces derniers ont également subi des stress HTOL, à 150 °C pendant 840 heures afin de vérifier la reproductibilité des résultats. Après chaque 168 heures de stress, les
circuits sont activés pour mesurer la fréquence d'oscillation Fosc. Ces mesures sont effectuées à la
même température que celle utilisée pendant le stress (150°C) afin d’éviter les phénomènes d’auto-guérison partielle de la dégradation.
IV.2.2.1.2.Présentation et discussion des résultats
La Figure IV-4 représente les résultats de dégradation de la fréquence Fosc à la sortie du
diviseur.
Nous remarquons, sur les courbes ci-dessus, que les résultats de mesures concordent bien avec ceux de la simulation. Ce constat valide la précision des modèles intégrés dans le simulateur et garanti leur aptitude à prédire la dégradation.
Depuis l’état initial, après 168 heures de stress, la fréquence de l’oscillateur (Fosc = 625 KHz)
diminue d’environ 1.75 % rapportée à sa valeur initiale. Par la suite, pour des temps de stress plus élevés, la variation relative de la fréquence se dégrade progressivement pour atteindre une diminution de 2.25 %, après 840 heures de stress. Par ailleurs, la décroissance de la fréquence se
produit lorsque le temps de retard Tdelay_OR des portes «OR » augmente. Cette augmentation du
temps est consécutive à celle des résistances Rds-on propres aux transistors NMOS et PMOS.
D’après l’équation IV.2, la variation de Rds-on est principalement liée à la dégradation de la
tension de seuil VTh des transistors constituants les portes « OR ».
Le simulateur de fiabilité est capable d'identifier tous les composants sensibles à la dégradation qui sont responsables de la diminution de la fréquence d’oscillation du circuit. Nous mettons en évidence, sur la Figure IV-5 (a) et (b), les transistors signalés par le simulateur comme contribuant à la dégradation des performances, dans les conditions de stress précédemment citées.
Figure IV-5: Transistors de la porte « NAND (a) » et de la porte « OR (b) » responsables de la dégradation lors d’un stress en mode veille
En mode veille, la réduction de la fréquence d’oscillation Fosc est due principalement à
l'augmentation de la tension de seuil des transistors PMOS (MP3), des portes « OR » du RO.
Dans ce contexte, le mécanisme de dégradation prépondérant responsable à la perte de performances des transistors PMOS est le NBTI. La dégradation de la fréquence due à la porte
« NAND », imputée à l’augmentation de la tension de seuil des transistors (MP1) et (MP2), reste
Par ailleurs, les transistors NMOS ne sont pas soumis au mécanisme de dégradation HCI lorsque les cellules « OR » et « NAND » sont en régime établi ou statique ; c’est-à-dire, quand le « enb » est inactif, ou encore, lorsque le circuit est en mode veille. Car, en régime statique, il n’y pas de transport de charges qui pourraient être à l’origine de la dégradation HCI. Ceci est mis en évidence par la Figure IV-6 qui illustre la variation des tensions de seuil des transistors NMOS et PMOS constituants la porte « OR » en fonction du temps de stress.
Figure IV-6 : Augmentation de la tension de seuil VTh des transistors NMOS et PMOS constituants la porte « OR » suite à un stress en mode veille
Figure IV-7 : Pourcentage de la contribution des mécanismes de dégradation HCI dans les NMOS et NBTI dans les PMOS consécutive à la diminution de la fréquence d’oscillation après
stress en mode veille 0 20 40 60 80 100 168 336 504 672 840 98,54 98,28 98,03 97,77 97,56 1,46 1,72 1,97 2,23 2,44 NBTI HCI
La part de contribution des deux modes de dégradation HCI et NBTI est illustrée par la Figure IV-7.
IV.2.2.2.Mode activé
IV.2.2.2.1.Conditions de stress
Dans cette section, l’oscillateur est simulé en mode dynamique (AC), sous stress HTOL. Les conditions de stress sont présentées par le Tableau IV-2.
Tableau IV-2 : Conditions de stress
Venb (V) T (°C) Vdd (V) Conditions de stress 1.8 150 1.8
IV.2.2.2.2.Présentation et discussion des résultats
La Figure IV-8 représente les résultats de simulation de la dégradation de la fréquence Fosc à la
sortie du diviseur, après un stress en mode activé. La fréquence d’oscillation diminue d’environ 2.3 % rapportée à sa valeur initiale, après 168 heures de stress. Pour des temps de stress plus élevés, la fréquence se dégrade progressivement pour atteindre une diminution de 3.1% de sa valeur initiale après 840 heures de stress. Cependant, cette variation de la fréquence reste toujours inférieure au critère de dégradation adopté. L’oscillateur en anneau est, ainsi, fiable.
D’après les résultats obtenus, la dégradation, suite à un stress en mode activé, est légèrement supérieure à celle qui a lieu en mode veille. En mode activé, la diminution de la fréquence est
aussi imputable à l’augmentation de la tension de seuil VTh des transistors PMOS.
De plus, pendant les périodes de commutation, l’augmentation de la tension de seuil VTh des
transistors NMOS qui est provoquée par les porteurs chauds contribue, de même, à la décroissance de la fréquence.
Pour mettre en évidence les composants à l’origine de la dégradation, deux situations de commutation sont possibles, passage de 0 à 1 et inversement. Ces deux états transitoires sont
contrôlés par la porte « NAND ».
Situation 1 : le signal, bouclé sur l’entrée, passe de 1 à 0, puis il est maintenu à l’état 0
jusqu'à l’itération suivante.
Figure IV-9: Transistors de la porte « NAND (a) » et de la porte « OR (b) » responsables à la dégradation lors d’un stress en mode activé
Situation 2 : le signal, bouclé sur l’entrée, passe de 0 à 1, puis il est maintenu à l’état 1
Figure IV-10: Les transistors dégradés de la porte « NAND (a) » et de la porte « OR (b) » lors d’un stress en mode activé
Nous présentons par la Figure IV-11 la contribution de chacun de ces mécanismes de dégradation suite à un stress en mode activé.
Figure IV-11 : Pourcentage de contribution des mécanismes de dégradation HCI dans les NMOS et NBTI dans les PMOS responsables à la diminution de la fréquence d’oscillation après stress en
mode activé
La Figure IV-12 montre l’évolution des tensions de seuil des transistors de la porte « OR » en fonction du temps de stress en mode activé. La dégradation de la fréquence d’oscillation est
principalement due à l’augmentation des VTh des transistors PMOS.
0 20 40 60 80 100 168 336 504 672 840 87,85 84,61 82,44 80,70 79,31 12,15 15,39 17,56 19,30 20,69 NBTI HCI
Figure IV-12 : Augmentation de la tension de seuil VTh des transistors NMOS et PMOS constituants la porte « OR » suite à un stress en mode activé
IV.2.2.3.Synthèse
En résumé, la dégradation de la fréquence d’oscillation du circuit en mode activé est plus importante que celle créée par un stress en mode veille (Figure IV-13).
Figure IV-13 : Comparaison entre la dégradation de la fréquence après un stress en mode veille et un stress en mode activé
De même, les périodes de commutation provoquent la dégradation HCI des NMOS alors que
la dégradation NBTI des PMOS se produit lorsque la tension de grille Vgs est polarisée
Figure IV-14: Différents mécanismes de dégradation causant la dégradation de l'oscillateur en anneau durant le stress en mode activé
Par ailleurs, les résultats de simulation de la dégradation du circuit sous stress en mode activé seraient plus précis si l'effet de la dégradation des PMOS par les porteurs chauds (HCI) serait pris en compte par le simulateur de fiabilité. Cet effet peut se produire pendant les périodes de commutation dynamiques et avoir une contribution non négligeable sur la fiabilité de l’oscillateur [1].
De plus, jusqu’à ce jour, le simulateur n’intègre pas la dégradation BTI des transistors NMOS. Pour qu’un simulateur de fiabilité soit le plus précis possible, il doit englober tous les modèles de mécanismes de dégradation des transistors. Les modèles de dégradation doivent aussi être précis.
IV.3.Etude de fiabilité d’un recepteur conçu en technologie bipolaire sous stress RF IV.3.1.Introduction
Cette partie traitera de la dégradation d’un amplificateur faible bruit (LNA) conçu en technologie BiCMOS, 0.25 µm. Le circuit étudié constitue un bloc majeur de la chaine de réception. Ainsi, il est important d’étudier rigoureusement sa fiabilité afin de ne pas compromettre les performances de tout le système. Lors de cette étude, le circuit sera soumis à une contrainte large-signal RF en plus de celle qui correspond à la polarisation DC.
Les objectifs de cette analyse de fiabilité sous stress RF sont :
Valider la méthode d’approximation quasi-statique décrite dans le premier chapitre. En
effet, jusqu'à présent, il a été toujours difficile de démontrer qu'un modèle de dégradation en DC pourrait donner des prédictions précises dans le contexte d’un stress RF.
Pour cela, les résultats de simulations de la dégradation du LNA sous stress RF seront comparés aux essais de vieillissement expérimentaux. Ceci a pour objectif de valider la pertinence de la prédiction.
Vu sa complexité, l’analyse de fiabilité des circuits bipolaires sous stress large-signal RF est un sujet d’investigation nouveau dans la littérature [7] [8]. La grande majorité des travaux concernant la fiabilité des transistors bipolaires et des circuits RF sont limités à l’étude de la dégradation des caractéristiques DC et petit-signal RF sous stress statique [9]-[12].