Genèse de la procédure de fiabilité

La représentation bottom-up, décrite par la Figure I-4, est ce qui rend le mieux compte de

comment situer et évaluer la fiabilité dans une procédure de développement d’un produit depuis la phase de fabrication jusqu’à la qualification.

S’il est nécessaire de bien connaître les défauts et les mécanismes physiques à l’origine de la

défaillance à l’échelle atomique, il est aussi d’importance d’évaluer leurs effets en termes de dégradation des performances électriques des composants élémentaires. Par la suite, la compréhension de ces mécanismes de dégradation donnera accès à la prédiction du vieillissement au niveau des circuits intégrés.

Figure I-4: Bottom-up de l’étude de la fiabilité d'un produit commençant par les défauts dans les composants à l’échelle atomique

En vue d’assurer la fiabilité d’un produit final, elle doit être intégrée, principalement, à trois

étapes différentes, durant la phase de conception, qui sont : le niveau transistor-level, le niveau

cell-level, la phase de mise en boitier (Package), ainsi que l’environnement de report (PCB).

Le travail envisagé alors se donne comme objectif de détecter et de maitriser le vieillissement dans les composants et son effet sur la performance des circuits. Il s’agit pour cela de développer une méthodologie et des modélisations associées appropriées et s’insérant dans une approche

«Co-Design» incluant les contraintes Chip, Package et PCB. Le succès de la conception des

produits dépend de la gestion au préalable de ces contraintes.

Les approches classiques d’analyse système ignorent très souvent les interactions entre les

niveaux Chip, leur assemblage en boitier (Package) et leur environnement de report (PCB), alors

que celles-ci sont concluantes au niveau applicatif ainsi que sources de difficultés lors de la synthèse finale.

Des démonstrateurs sur silicium incluant le conditionnement, mise en boitier et PCB, sont

développés pour vérifier la validité de l’approche «Co-Design» ainsi que d’évaluer l’impact du

vieillissement sur les performances du produit final. Les résultats de simulation de vieillissement, sont confrontés aux données expérimentales afin de valider la démarche prédictive.

I.1.2.1.Comment s’est imposée la modélisation des phénomènes de dégradation

Durant les années 90, la dégradation des circuits intégrés est devenue un problème crucial, qui ne pouvait plus être ignoré. C’est à cette époque que des mesures sur des transistors ont été effectuées pour déterminer les marges de conception des circuits.

Cependant l’augmentation des problèmes de défaillance s’est accéléré avec la densité croissante d’intégration des circuits, cette évolution continue a maintenu d’actualité les préoccupations de fiabilité au niveau transistor (Figure I-5).

Figure I-5 : Evolution du nombre de publications sur la fiabilité des transistors « Transistor Reliability »comme listé sur IEEE Xplore

C’est ainsi que la modélisation des phénomènes de dégradation et la prédiction de la fiabilité se sont imposées comme de nouvelles disciplines. De même, qu’il a été constaté que la diminution des marges de fiabilité avec l’introduction des nouveaux nœuds technologiques ont été parmi les motivations majeures qui ont conduit au développement des modèles de vieillissement. Ce phénomène couplé à l’introduction de nouveaux matériaux, structures et procédés a compliqué l’investigation de la fiabilité par la présence de nouveaux défauts qui ont contribué à réduire la durée de vie des puces (Figure I-6). Ainsi, la détection, le test, la modélisation et le contrôle de ces mécanismes de défaillance supplémentaires doivent, dès lors, être pris en compte.

La fiabilité des composants semi-conducteurs est représentée par la courbe en forme de baignoire (Figure I-6).

La courbe est divisée en trois plages de taux de risque de défaillances dont les origines sont différentes :

 La première zone est désignée comme la mortalité infantile ou la défaillance prématurée

d’un produit. Elle s’explique, principalement, par l’introduction de défauts extrinsèques dans certains matériaux.

 La seconde présente un taux de défaillance indépendant du temps, relativement bas. Elle

s’explique, principalement, par la présence de défauts extrinsèques qui entrainent un vieillissement anormal du composant.

 La troisième, correspondant aux défaillances induites par le vieillissement normal des

composants résulte d’une dégradation intrinsèque.

0 100 200 300 400 500 600 700 800 900 1980 1985 1990 1995 2000 2005 2010 2012 2013 2014 2015 2016 N om br e de publ ica ti ons Année

Figure I-6: Courbe en forme de baignoire du taux de risque de défaillance en fonction du temps

L’objectif de l’étude de la fiabilité est de faire tendre la courbe en forme de baignoire vers une courbe idéale où :

 Le taux de mortalité infantile est significativement réduit.

 Le niveau du plateau de la zone 2 est minimisé.

 Le taux de défaillance dû au vieillissement est repoussé au maximum (temps d’utilisation

supérieur à la durée de vie).

Pour ce faire, il faut limiter les sources de défauts extrinsèques afin de minimiser le taux de défaillance prématuré et le vieillissement anormal. Ensuite, pour garantir la durée de vie souhaitée, il est nécessaire de connaître les mécanismes physiques de vieillissement des transistors, ainsi que leur impact sur les performances électriques.

Les travaux de cette thèse s’articulent autour de l’étude du vieillissement des transistors causé par les dégradations intrinsèques. Dans ce contexte, la caractéristique « durée de vie » imposée par le cahier des charges est souvent ramené à quelques années selon l’application. L’état de l’art propose d’observer l’usure et ses effets suite à des stress raccourcis dits accélérés. Ceci a pour but de reproduire, dans un temps réduit, les défaillances qui peuvent se produire en utilisation réelle et, par la suite, de développer des modèles prédictifs de vieillissement.

A ce stade, des extrapolations aux conditions nominales sont nécessaires pour prédire la durée de vie des composants et par la suite celle des circuits.

 Pouvoir dé-corréler, au niveau du composant, les différents types de dégradation correspondants chacun à un phénomène physique bien identifié.

 S’assurer de leurs existences aux conditions nominales.

 Pouvoir faire le lien entre la fiabilité d’un transistor et celle d’un circuit qui l’intègre.

I.1.2.2.Classification des modes et causes de défaillance

Les problèmes de fiabilité ne peuvent être correctement résolus que si les mécanismes physiques de dégradation, à l’origine de la défaillance, sont bien identifiés. Nous résumons, dans le tableau ci-dessous, les modes de défaillance des composants semi-conducteurs et leurs mécanismes de dégradation.

Tableau I-1 : Relation entre les modes de défaillance et les mécanismes de dégradation des composants semi-conducteurs intégrés [5]

Facteurs de défaillance Mécanismes de dégradation Modes de défaillance Diffusion de jonction Substrat Diffusion de la jonction d’isolation Défaut cristallin Précipitation d'impuretés Désalignement du masque de la photolithographie Contamination de surface

Tension de claquage réduite Court-circuit

Augmentation du courant de fuite

Métallisation Interconnexions Risque de rayures Dommages mécaniques

Contact non ohmique Faible adhérence Épaisseur inadéquate Corrosion Electro-migration Circuit ouvert Court-circuit Augmentation de la résistance

Passivation Film de protection de la surface Film diélectrique fissure Variation d'épaisseur Contamination Inversion de surface

Tension de claquage réduite Court-circuit

Augmentation du courant de fuite dérive de hFE et / ou VTh

Die bonding Chip-frame connexion

Die décollé Die fissuré

Circuit ouvert / Court-circuit Fonctionnement instable / intermittent

Augmentation de la résistance thermique

Wire bonding wire bonding connexion

Déviation du wire bonding Déconnexion

Fil détaché Contact entre fils

Circuit ouvert Court-circuit Augmentation de la résistance thermique Entrée/ Sortie Pin Surtension Surintensité Diffusion de la jonction Dommages aux niveaux des couches d'oxyde

Métallisation Défaut / destruction

Circuit ouvert Court-circuit

Film d'oxyde Oxyde de grille Ions libres, Piégeage des trous Etats d'interface

Porteurs chauds, HCI, BTI,

TDDB

Tension de claquage réduite Court-circuit

Augmentation du courant de fuite variation de h_FE et / ou V_Th,, etc.

Les travaux de cette thèse traitent de la défaillance des transistors provoquée par les mécanismes de dégradation, Hot Carrier Injection HCI, Bias Temperature Instability BTI, TDDB Time Dependent Dielectric Breakdown, Mixed Mode Degradation MMD et Reverse Base Emitter Bias RVBE. Dans un premier temps, nous étudierons ces phénomènes de dégradation et leurs impacts sur les performances électriques des transistors. Cette étude sera menée à l’aide d’un outil de simulation de fiabilité développé au sein de NXP semi-conducteurs. Son principe de fonctionnement sera exposé par la suite.

Dans un deuxième temps, nous nous intéresserons à l’effet du vieillissement des composants sur les performances des circuits intégrés émergents, plus précisément, nous étudierons la

fiabilité d’un oscillateur en anneau (RO) et d’un amplificateur faible bruit (LNA). La prédictibilité

établie de ces dégradations sera, ensuite, validée par des essais de vieillissement expérimentaux

sur des démonstrateurs encapsulés et montés sur PCB.

I.2.Outils de prédiction de la dégradation électrique