CPU (1) TD5

TD5

CPU (1)

additionneur avec calcul avancé de retenue

a

b

c

x

c

a

b

x

c

a

b

x

c

a

b

x

c

temps de propagation pour n additionneurs = n fois le temps d'un additionneur pour 16 bits à 15 ns par additionneur : 240 ns

● c'est le calcul (et sa propagation) des retenues qui ralentit l'obtention du résultat final

● on va chercher à améliorer ce temps de calcul en

essayant d'anticiper la valeur des retenues c _i

● Retrouver les relations logiques donnant le résultat de la

somme arithmétique s _i = a _i + b _i et le carry c _i+1 en fonction

des 2 bits a _i et b _i et de c _i .

a

b

c

S

c

0 0 0

0 0 1

0 1 0

0 1 1

1 0 0

1 0 1

1 1 0

1 1 1

a

b

c

S

c

0 0 0 0 0

0 0 1 1 0

0 1 0 1 0

0 1 1 0 1

1 0 0 1 0

1 0 1 0 1

1 1 0 0 1

1 1 1 1 1

a _i b _i

c _i 00 01 11 10

0 0 0 1 0

1 0 1 1 1

c _{i + 1} = a _i ^. b _i + a _i ^. c _i + b _i ^. c _i S _i = a _i .b _i .c _i + a _i .b _i . c _i

+ a _i .b _i .c _i + a _i .b _i . c _i

= ( a _i b _i + a _i .b _i ) c _i +( a _i .b _i + a _i b _i ) c _i

= ( a _i ⊕ b _i ) c _i +( a _i ⊕ b _i ) c _i

= a _i ⊕ b _i ⊕ c _i

● Exprimer ces relations en fonction de g _i = a _i .b _i , de p _i = a _i + b _i et de c _i

●

g _i est le "générateur" de carry et p _i le "propagateur" de carry

(Brevet IBM en 1957)

S _i = a _i ⊕ b _i ⊕ c _i

c _{i+ 1} =a _i . b _i + a _i . c _i + b _i . c _i

= a _i . b _i +( a _i + b _i ) . c _i

= g _i + p _i . c _i

● Ecrire les relations trouvées au 1 pour c1 et c2 et dessinez

le logigramme correspondant

c

= g

+ p

. c

c

= g

+ p

. c

c ₀ p ₀

p ₁ g ₀

g ₁

c ₁

c ₂

● Ré-écrire c2 en fonction de p1, p0, g1, g0, et c0 .

Dessinez les logigramme correspondant pour c1 et c2.

Conclure quant à la complexité du 2nd circuit par rapport

au premier.

c

= g

+ p

. c

c

= g

+ p

. c

c ₀ p ₀

p ₁ g ₀

g ₁

c ₁

c ₂

c

= g

+ p

. c

c

= g

+ p

. g

+ p

.p

.c

c ₀ p ₀

p ₁ g ₀

g p ₀ c ₀

c ₁

g ₀

p ₁ c ₂

● Ecrire les expressions de c ₁ à c ₄ . Ré-écrire c ₄ en posant

G ₀ = g ₃ + p ₃ g ₂ + p ₃ p ₂ g ₁ + p ₃ p ₂ p ₁ g ₀ et P ₀ = p ₃ p ₂ p ₁ p ₀

c

= g

+ p

.c

c

= g

+ p

.c

= g

+ p

.g

+ p

.p

.c

c

= g

+ p

.c

= g

+ p

.g

+ p

.p

.g

+ p

.p

.p

.c

c

= g

+ p

.c

= g

+ p

.g

+ p

.p

.g

+ p

.p

.p

.g

+ p

.p

.p

.p

.c

= G

+ P

.c

en posant

G

= g

+ p

.g

+ p

.p

.g

+ p

.p

.p

.g

et

P

= p

.p

.p

.p

c

p

g

c

c

p

g

c

p

g

G

p

P

g

g _3-0

g _3-0 p _3-0

c ₀

c ₁ c ₂

c ₃ P ₀

G ₀

● On va maintenant considérer une "boîte noire"

générant c1 à c3 ainsi que P0 et G0 à partir de gk et

pk (k=0-3) et de c0

● Faire de même avec c5 à c8 en posant

G1 = g7 + p7 g6 + p7 p6 g5 + p7 p6 p5 g4 et P1 = p7 p6 p5 p4

montrer que l'on peut utiliser la même boîte noire pour

les générer. Généraliser

c

= g

+ p

.c

c

= g

+ p

.c

= g

+ p

.g

+ p

.p

.c

c

= g

+ p

.c

= g

+ p

.g

+ p

.p

.g

+ p

.p

.p

.c

c

= g

+ p

.c

= g

+ p

.g

+ p

.p

.g

+ p

.p

.p

.g

+ p

.p

.p

.p

.c

= G

+ P

.c

en posant

G

= g

+ p

.g

+ p

.p

.g

+ p

.p

.p

.g

et

P

= p

.p

.p

.p

g

p

c

P

G

c

c

c

g

p

c

P

G

c c

c

A

B

g

p

c

P

G

c

c

c

g

p

c

P

G

c c

c

C

D

● Reprendre les équations de c4, c8, c12 et c16 en posant

G 0 = G3 + P3 G2 + P3 P2 G 1 + P3 P2 P1 G0 et

P 0 = P3 P2 P1 P0 . Montrer que l'on peut utiliser la

même boite pour générer c4, c8 et c12.

c

= G

+ P

c

c

= G

+ P

c

= G

+ P

G

+ P

P

c

c

= G

+ P

c

= G

+ P

G

+ P

P

G

+ P

P

P

c

c

= G

+ P

c

= G

+ P

G

+ P

P

G

+ P

P

P

G

+P

P

P

P

c

= G

+ P

c

avec

G

= G

+ P

c

= G

+ P

G

+ P

P

G

+ P

P

P

G

et P

= P

P

P

P

On peut réaliser c

, c

, c

, G

et P

à l'aide du même circuit

G

P

c

P

G

c

c

c

E

a ₀ b ₀

g ₀ p ₀

a _i b _i

g _i p _i

a ₁₅ b ₁₅

g ₁₅ p ₁₅

A

B

C

G ₀ P ₀ c ₁

c ₂ c ₃

c ₄

G ₁ P ₁ c ₅

c ₆ c ₇

c ₈

G ₂ P ₂ c ₉

c ₁₀ c ₁₁

c ₁₂ c ₁₃

c ₁₄ c ₁₅

D E

a ₀

b ₀ S ₀

a _i

b _i S _i

c _i

b ₁₅ S ₁₅

c ₁₅ a ₁₅ c ₀

p _i = a _i + b _i g _i = a _i . b _i

S _i = a _i ⊕ b _i ⊕ c _i

c ₁₆ = g ₁₅ + p ₁₅ . c ₁₅

détection d'overflow dans une addition

● rappels sur la représentation des nombres entiers en complément à 2

● 2 ⁿ entiers compris entre -2 ^n-1 et 2 ^n-1 -1 A = ∑

k= 0 n− 2

a _k 2 ^k − a _n−1 2 ⁿ⁻¹ A ^ = A 1

A A = 2 ⁿ − 1

A  A ^ = 0

● coder en complément à 2 les nombres -17, -127, -128

1710 = 000100012

11101110 inversion des bits 1 +

111011112 = -1710

1710 = 000100012

11101110 inversion des bits + 1

= 111011112 = -1710 12710 = 011111112

10000000 inversion des bits + 1

= 10000001 =-12710

1710 = 000100012

11101110 inversion des bits 1 +

111011112 = -1710 12710 = 011111112

10000000 inversion des bits 1 +

10000001 =-12710 12810 = 100000002

01111111

1 +

100000002 = -12810

-8 1000

-7 1001

-6 1010

-5 1011

-4 1100

-3 1101

-2 1110

-1 1111

0 0000

1 0001

2 0010

3 0011

4 0100

5 0101

6 0110

7 0111

Représentation des entiers signés codés sur 4 bits

● effectuer les opérations (+3) + (+4)

(+6) + (-3)

(-2) + (-6)

(+4) + (-7)

000 +3 0011 + +4 + 0100 +7 0111

-8 1000

-7 1001

-6 1010

-5 1011

-4 1100

-3 1101

-2 1110

-1 1111

0 0000

1 0001

2 0010

3 0011

4 0100

5 0101

6 0110

7 0111

+3 0011 + +4 + 0100 +7 0111 100 +6 0110 + -3 + 1101 +3 10011

-8 1000

-7 1001

-6 1010

-5 1011

-4 1100

-3 1101

-2 1110

-1 1111

0 0000

1 0001

2 0010

3 0011

4 0100

5 0101

6 0110

7 0111

+3 0011 + +4 + 0100 +7 0111 +6 0110 + -3 + 1101 +3 10011 110 -2 1110 + -6 + 1010 -8 11000

-8 1000

-7 1001

-6 1010

-5 1011

-4 1100

-3 1101

-2 1110

-1 1111

0 0000

1 0001

2 0010

3 0011

4 0100

5 0101

6 0110

7 0111

+3 0011 + +4 + 0100 +7 0111 +6 0110 + -3 + 1101 +3 10011 -2 1110 + -6 + 1010 -8 11000 000 +4 0100 + -7 +1001 -3 1101

-8 1000

-7 1001

-6 1010

-5 1011

-4 1100

-3 1101

-2 1110

-1 1111

0 0000

1 0001

2 0010

3 0011

4 0100

5 0101

6 0110

7 0111

● effectuer les opérations (-3) + (-6)

(+5) + (+6)

(-8) + (-8)

(+7) + (+7)

0000 -3 1101 + -6 + 1010

-9 10111 = +7

-8 1000

-7 1001

-6 1010

-5 1011

-4 1100

-3 1101

-2 1110

-1 1111

0 0000

1 0001

2 0010

3 0011

4 0100

5 0101

6 0110

7 0111

-3 1101 + -6 + 1010

-9 10111 = +7 100

+5 0101 + +6 + 0110

+11 1011 = -5

-8 1000

-7 1001

-6 1010

-5 1011

-4 1100

-3 1101

-2 1110

-1 1111

0 0000

1 0001

2 0010

3 0011

4 0100

5 0101

6 0110

7 0111

-3 1101 + -6 + 1010

-9 10111 = +7 +5 0101

+ +6 + 0110

+11 1011 = -5 000

-8 1000 + -8 + 1000

-16 10000 = 0

-8 1000

-7 1001

-6 1010

-5 1011

-4 1100

-3 1101

-2 1110

-1 1111

0 0000

1 0001

2 0010

3 0011

4 0100

5 0101

6 0110

7 0111

-3 1101 + -6 + 1010

-9 10111 = +7 +5 0101

+ +6 + 0110

+11 1011 = -5 -8 1000

+ -8 + 1000

-16 10000 = 0 111

+7 0111 + +7 + 0111

+14 1110 = -2

-8 1000

-7 1001

-6 1010

-5 1011

-4 1100

-3 1101

-2 1110

-1 1111

0 0000

1 0001

2 0010

3 0011

4 0100

5 0101

6 0110

7 0111

000 +3 0011 + +4 + 0100 +7 00111 100 +6 0110 + -3 + 1101 +3 10011 110 -2 1110 + -6 + 1010 -8 11000 000 +4 0100 + -7 +1001

000 -3 1101 + -6 + 1010

-9 10111 = +7 100

+5 0101 + +6 + 0110

+11 01011 = -5 000

-8 1000 + -8 + 1000

-16 10000 = 0 111

+7 0111

+ +7 + 0111

OVERFLOW = CarryInn ⊕ CarryOutn

a0 b0

a1 b1

a2 b2

a3

ainv bneg

CarryOut

b3 r3

r2 r1 r0

0 0 0

zero

Set

Op

Overflow

Réalisation d'un Register File

Registres

numéro des registres

Données en entrée

Registre lecture #1

Registre lecture #2

Registre écriture Données

écriture

Données lecture #2

Données lecture #1

Données en sortie

Ecriture registre

5 5 5

32

32

32

S

32 multiplexeurs à 32 entrées

l'entrée k du multiplexeur i est

reliée au bit i du registre k

Tous les multiplexeurs sont

adressés par les 5 lignes

d'adresse lecture

Registres

numéro des registres

Données en entrée

Registre lecture #1

Registre lecture #2

Registre écriture Données

écriture

Données lecture #2

Données lecture #1

Données en sortie

Ecriture registre

5 5 5

32

32

32

les données sont présentées aux entrées des 32 registres Grâce au décodeur et aux portes ET, seul le registre

correspondant à l'adresse voulue

recevra le signal d'horloge