Synthèse des travaux réalisés

Il est utile de rappeler ici l’objectif général du projet de maîtrise. Comme décrit à la section 1.4, le contexte du projet est le monitoring de patients épileptiques en attente d’une chirurgie visant à exciser les zones du cerveau dont l’activité électrique anormale déclenche les crises. L’objectif général est de développer une technique non invasive pour améliorer la précision des techniques courantes de localisation de foyers épileptiques. Nous proposons une approche qui combine l’électroencéphalographie (EEG) à la TIE du cerveau, en faisant l’hypothèse suivante :

L’augmentation du volume et/ou du débit sanguin dans une région du cerveau modifie sa distribution de conductivité électrique en raison du contraste de conductivité entre le sang et les tissus environnants. Des variations locales de conductivité, mises en évidence par les images de TIE et accompagnées de tracés anormaux d’EEG, permettent de considérer ces régions comme des foyers épileptiques potentiels.

Des examens par CT-scan ou IRM, orientés par les résultats de l’approche qui est propo- sée, pourraient venir confirmer la nature des foyers potentiels qui ont été identifiés et préciser leur position. L’atteinte de l’objectif général nécessitait quatre étapes : 1) développer un système pour acquérir simultanément les données de TIE et d’EEG, 2) développer des al- gorithmes de localisation utilisant ces données, 3) développer des fantômes de la tête pour

évaluer les performances du système et des algorithmes, et 4) réaliser une étude clinique à petite échelle (une dizaine de patients épileptiques) pour valider le système.

La planification pour l’ensemble du projet a fait ressortir la nécessité de subdiviser la première étape en deux projets de maîtrise conduits parallèlement. Un premier projet portant sur l’électronique frontale du système a été complété à l’été 2011 (Jéhanne-Lacasse, 2011). Notre projet portait sur le développement de l’UC.

Voici, en résumé, les principales réalisations :

1. Partant d’une carte d’UC conçue et réalisée par notre laboratoire, nous avons écrit le programme de configuration du FPGA qui contrôle la carte. Ce programme a été écrit en VHDL dans le but de faciliter le transfert à une autre famille de FPGA, advenant la réédition du circuit imprimé.

2. En collaboration avec un des codirecteurs, nous avons développé une interface graphique avancée qui permet de contrôler tous les paramètres qui déterminent le fonctionnement des modules de traitement de signaux réalisés dans le FPGA. Cette interface est orientée vers le débogage et l’optimisation du système, elle s’adresse donc à des usagers experts. Toutefois, elle contient tous les éléments pour réaliser une version simplifiée qui sera intégrée à l’interface graphique destinée aux usagers cliniciens.

3. Le fonctionnement de chaque module de traitement de signal a été vérifié et des mesures de performance ont été faites avec un analyseur de réseau et de spectre, de même qu’avec des fonctions de test intégrées au système. Nous avons étudié quatre critères de performance : 1) le SFDR, 2) le SNR, 3) la précision globale et 4) la stabilité du système (i.e. le contrôle de la dérive thermique).

4. Les critères de performance pour le nouveau système ont été comparés à ceux d’un système de la génération précédente (TIE4-USB). Nous avons observé dans tous les cas une amélioration. Par exemple, à une cadence d’images de 5 trames/s, le SNR moyen est passé de 61,5 dB à 64,5 dB. La valeur moyenne du SFDR de la porteuse de référence est passée de 52,1 dBm à 57,7 dBm pour la plage de fréquences comprise entre 20 kHz et 65 kHz. Un gain d’environ 0,1 % a été réalisé pour la précision globale.

5. Nous avons réalisé une carte fille1 pour recevoir les données d’EEG transmises en format sériel synchrone par le MEA. Cette carte sert uniquement d’interface électrique. La conversion du format des données sériel à parallèle et leur écriture dans une mémoire FIFO en attendant qu’elles soient transmises au PC sont réalisées par un module du FPGA que nous avons programmé.

6. Nous avons ajouté aux démodulateurs en quadrature de phase (le module DDC du FPGA) des filtres moyenneurs dont on peut programmer les périodes d’activité et d’in- activité. Les données transitoires, qui correspondent aux commutations des circuits du MEA lors du changement de configuration des électrodes, sont rejetées pendant la pé- riode d’inactivité. Puis, les données valides sont accumulées par les filtres moyenneurs pendant la période d’activité. La commutation d’électrodes pour la prochaine mesure d’impédance s’effectue à la fin de la période d’activité, après que les données de sortie des filtres moyenneurs aient été transférées à l’interface USB pour être transmises à l’ordinateur. Les systèmes précédents ne comportaient pas de filtres moyenneurs : les données sortant du DDC étaient décimées pour réduire le débit de données à trans- mettre. Les filtres moyenneurs donnent à l’usager la possibilité d’améliorer le SNR des mesures en utilisant des données qui auraient autrement été ignorées.

7. Un important outil de débogage a été ajouté au système sous la forme d’un multiplexeur de données. Ce module permet de prélever les données sortant des divers modules de traitement de signaux internes au FPGA et de les transmettre à l’ordinateur. Des fonc- tions sont disponibles dans l’interface usager pour afficher ces données en temps réel sous la forme de signaux analogiques et de les enregistrer sur disque pour analyse ultérieure. Des mécanismes de détection d’erreurs ont aussi été mis en place dans divers modules, notamment dans l’interface USB qui gère le transfert de données à l’ordinateur. 8. Des essais in vivo ont été faits sur des sujets normaux pour vérifier le fonctionnement

des chaînes d’acquisition de données de TIE et d’EEG.

Un résultat important du projet a été de permettre à notre groupe de poursuivre le développement de systèmes de TIE, en offrant une solution au problème d’obsolescence des composants. En effet, l’évolution rapide des technologies électroniques rend nécessaire d’effec- tuer environ à tous les 5 ans une révision du design des systèmes. Par exemple, l’architecture des systèmes TIE4-USB, qui avait été définie à la fin des années 1990, était pratiquement obsolète en 2003. La cause était l’arrêt de production de quatre puces spécialisées dont dé- pendait l’UC : un synthétiseur numérique direct (DDS) avec DAC intégré, un démodulateur en quadrature de phase (DDC), une mémoire FIFO à entrée sérielle et sortie parallèle et un microcontrôleur USB 1.0. Pour construire d’autres systèmes de cette génération, il aurait fallu se procurer des pièces auprès de revendeurs de composants discontinués ou usagés.

Le développement d’une architecture qui intègre dans un FPGA la quasi-totalité des fonc- tions de traitement de signal a été amorcé avec le projet de maîtrise de Dazé (2004). Il a été complété dans une large mesure par notre projet. Comme l’illustre la figure 3.4, l’UC du système actuel ne comporte que trois composants externes au FPGA : un ADC, un DAC et un microcontrôleur USB 2.0. On pourrait argumenter que ces composants n’échappent

pas à l’obsolescence. Toutefois, il s’agit ici de composants qui ont des équivalents fonction- nels produits par plus d’un fabricant. L’utilisation de composants d’un autre type que celui prévu dans le design initial pourrait nécessiter une réédition du circuit imprimé, mais pas de changement radical dans l’architecture du système.

Nous pouvons conclure de ce qui précède que les objectifs spécifiques de notre projet de maîtrise ont été atteints dans une très large mesure.