Structure de protection pour les E/S 80 Volts

Les structures étudiées sont maintenant mises à profit pour développer une protection vérifiant les spécifications présentées en 1.2.3.3, pour les E/S 80 Volts d’une application ethernet. Les mesures précédentes (3.4.4.1) indiquent que les performances en termes de RON et de robustesse devraient pouvoir être atteintes facilement. En particulier, les facteurs de mérite FRON2 et Ft2 obtenus avec les structures de test vis-à-vis de l’espacement D sont bien meilleurs que ceux spécifiés.

Afin d’obtenir un déclenchement au-dessus de 80 Volts, deux structures de claquages verticaux 32 et 54 Volts, nommées respectivement "Stack1" et "Stack2", sont mises en série pour former la structure de protection, nommée "Stack". Les espacements D de "Stack1" et "Stack2" sont respectivement de 9,0 et 11,4 udm, valeurs assurant une marge importante entre le claquage latéral et le claquage vertical. Ainsi, il est garanti que les variations du procédé technologique ou des imprécisions au cours du développement n’entraineront pas le déclenchement du transistor PNP latéral seul à bas courant. D’après les conclusions de la partie précédente (3.4.4.1), ces marges importantes ne devraient pas dégrader significativement le RON. Les longueurs de collecteur LC sont de 14,8 udm pour les deux composants, valeur assurant un facteur de mérite du RON faible, au vu des mesures précédentes. Les layouts comprennent cinq doigts de 56 µm de long. Les surfaces, données dans le Tableau 20, incluent également un contact de base, assurant le déclenchement d’une diode en directe pour la polarité négative, plus des marges entre les extrémités des doigts et les tranchées d’isolation. Pour la structure de protection complète, une prise substrat est insérée, ce qui conduit à une surface totale de 2,02 10⁴ µm² inférieure à la surface de 2,25 10⁴ µm², à partir de laquelle une protection localisée est intéressante.

Les caractéristiques TLP des composants "Stack1" et "Stack2" seuls et de la protection complète "Stack" sont représentés sur la Figure 106, et les principaux paramètres électriques relevés dans le Tableau 20. La protection complète rentre parfaitement dans la fenêtre de conception. Ses tensions de déclenchement Vt et de maintien VH sont bien comprises entre 80 et 100 Volts. A 1,3 Ampères, correspondant au courant maximal atteint durant une décharge HBM de 2 kV, la tension n’a pas dépassé 100 Volts. Le courant au second claquage It2 correspond au moins à une robustesse de 4,5 kV HBM, bien au-dessus des 2 kV spécifiés. Les caractéristiques appellent deux remarques. Premièrement, un léger repliement est observé, alors qu’on s’attendait à ce qu’il soit supprimé. Nous supposons que cet effet est probablement dû à un temps de charge important à bas courant qui retarde le déclenchement. Deuxièmement, le RON de la protection complète est inférieur à la somme des RON

de chacun des deux composants seuls. Au-dessus de 80 Volts, une contribution supplémentaire au courant est collectée au niveau de la prise substrat. La jonction en inverse entre la couche enterrée N

124 Chapitre3-Développement de protections ESD à base de transistors bipolaires PNP

et le substrat P claque par avalanche, entraînant le déclenchement du transistor PNP parasite dont les électrodes d’émetteur et de base sont le mêmes que celles du transistor PNP latéral, et dont l’électrode de collecteur est la prise substrat.

Fenêtre de conception Fenêtre de conception

Figure 106: Caractéristiques TLP des composants "Stack1", "Stack2", et de la protection 80 Volts "Stack", et caractéristique obtenue en additionnant les tensions de "Stack1" et "Stack2".

Tableau 20: Paramètres électriques des composants "Stack1" et "Stack2" et de la protection "Stack".

Stack1 Stack2 Stack

W*L (µm²) 71,1*130,5 73,1*140,6 - S (µm²) 0,93 10⁴ 1,03 10⁴ 2,02 10⁴ Vt (V) 35 55 91 VH (V) 32 - 85 V(1,3 A) (V) 39 63 98 RON (Ω) 5,4 6,2 10 Vt2 (V) 51 68 110 It2 (A) 4,8 2,8 3,1 Pt2 (W) 245 190 340

Sur la Figure 107 et dans le Tableau 21, les performances de la structure innovante réalisée sont comparées avec celle de la protection conventionnelle, présentée au Chapitre1 (1.4.3.1). La structure innovante a permis de diviser environ par deux le facteur de mérite. Cette avancée impressionnante ouvre des perspectives pour une forte réduction de la surface des protections "hautes tensions". De plus, la tension de déclenchement est ramenée en dessous de 100 Volts et le facteur de mérite de la robustesse est amélioré.

Tableau 21: Facteurs de mérite de la protection innovante comparés à ceux de la protection centralisée conventionnelle (valeurs calculées pour une surface équivalente à dix E/S).

FRON (µm².W^-1) Ft2 (mW.µm^-2)

Structure innovante 24 17

3.5-Conclusion 125 Tensions permises , , , , , I_Robustesse Tensions permises , , , , , I_Robustesse

Figure 107: Caractéristiques TLP, avec le courant ramené sur la surface, de la solution conventionnelle (Etat de l'art) et de la structure innovante.

3.5. Conclusion

Les méthodes de calibrage mises en œuvre afin d’utiliser la simulation électrothermique comme outil d’optimisation des protections ESD, ont été présentées. Concernant la simulation du procédé technologique, des mesures SIMS des profils de dopage verticaux et des images SCM faisant apparaître les diffusions latérales ont fourni les références nécessaires pour ajuster les paramètres décrivant les implantations. Concernant la simulation électrothermique proprement dite, les durées de vie des électrons et des trous sont les principaux paramètres physiques du silicium qui doivent être calibrés. Pour cela, leurs valeurs sont ajustées de manière à reproduire la courbe du gain en fonction du courant de collecteur, mesurée à des courants comparables à ceux générés durant une ESD.

Une étude approfondie de structures "hautes tensions" à base de transistors PNP latéraux a été menée. L’étude du Chapitre1 avait permis de déterminer que le repliement d’un transistor PNP autopolarisés est faible, et, qu’en conséquence, il est aisé d’obtenir une tension de maintien élevée. Par contre, un transistor PNP ne présente pas d’aussi bonnes propriétés qu’un transistor NPN en termes de faible RON. Afin de minimiser ce désavantage en réduisant au maximum le RON d’un transistor PNP, des règles de dessin sur les configurations d’émetteur et de collecteur ont été définies. La longueur d’émetteur doit être minimale, afin d’éviter que les effets 2D amplifient la chute du rapport d’injection, et le périmètre en regard du collecteur doit être maximal, afin de limiter la densité de courant. La longueur de collecteur doit être ajustée pour éviter la saturation de la vitesse des porteurs. Une telle saturation conduirait à l’apparition d’un champ électrique dans la diffusion de collecteur, ce qui dégraderait à la fois le RON et la robustesse. En combinant ces règles avec celles définies au chapitre 2, les mesures ont montré de bonnes performances vis-à- vis du RON, en particulier si le profil de dopage base-collecteur est optimisé. Dans le même temps, le comportement sans repliement des structures polarisées en base flottante a été démontré. Ainsi, un facteur de mérite du RON d’environ 20 µm².W^-1 a été obtenu pour un déclenchement à 50 Volts sans repliement. Par ailleurs, cette structure présente une bonne robustesse, aussi bien vis-à-vis des tests HBM (supérieure à 640 mV.µm^-2) que MM (41 mV.µm^-2). Concernant la dynamique de déclenchement, les caractérisations vfTLP ont montré que les transistors PNP sont adaptés aux spécifications CDM. Une méthode a été développée pour réduire le RON au-dessous de la limite d’un transistor PNP seul. Elle consiste à favoriser l’injection par l’insertion d’une source de courant participant à la

126 Chapitre3-Développement de protections ESD à base de transistors bipolaires PNP

polarisation. Pour réaliser cette source de courant, une diode à avalanche présente le double avantage de ne pas se replier, ce qui permet un fonctionnement à des tensions élevées, et d’être intégrable sous forme d’une structure verticale, ce qui permet de l’insérer dans le même volume de silicium qu’un transistor PNP latéral. Bien que les diodes à avalanche aient des propriétés médiocres en termes de RON, le courant généré est suffisant pour contribuer efficacement à la polarisation du transistor bipolaire. De plus, la fiabilité vis-à-vis de la défaillance est assurée par de très bonnes propriétés de dissipation de l’énergie. Des règles de dessin ont été définies pour optimiser le couplage, elles concernent l’ajustement des tensions de claquage latérales et verticales et des dimensions de la diode. L’application de ces règles permet de multiplier le courant par deux comparé, au cas où le transistor PNP et la diode fonctionneraient en parallèle, ce qui représente un gain exceptionnel pour le RON. Des caractérisations sur silicium ont permis de confirmer ces règles, tout en démontrant qu’elles sont compatibles avec des niveaux élevés de robustesse. Enfin, une structure de protection pour une fenêtre de conception comprise entre 80 et 100 Volts et une robustesse de 2 kV HBM a été développée en se basant sur ce principe. Une surface de 140*150 µm² a été atteinte, soit une réduction d’un facteur deux par rapport aux solutions précédentes. Une telle amélioration démontre de manière éclatante la puissance de l’optimisation du RON par le couplage entre le transistor PNP et la diode.

127

Chapitre4 Protections ESD "hautes

tensions" et à faible R_ON à base de

transistors bipolaires NPN

4.1. Introduction

Dans ce chapitre, deux types de protection "haute tension" à base de transistors NPN autopolarisés sont présentés. Tout d’abord, une structure est développée en appliquant les règles de dessin définies au Chapitre2. Son originalité consiste à tirer parti des spécificités de la technologie SmartMOS 8 MV de Freescale (tranchées d’isolation profondes, épitaxie P faiblement dopée, couche enterrée N fortement dopée...) de manière à appliquer au mieux les règles de dessin tout en limitant la surface. De plus, une stratégie de déclenchement s’avère nécessaire pour s’affranchir d’une forte surtension initiale. Le second type de protection est basé sur l’insertion d’une région flottante dans la base ou le collecteur. Cette région flottante est une diffusion de dopage complémentaire à celui de la région dans laquelle elle est insérée (diffusion N dans la base dopée P, ou diffusion P dans le collecteur dopé N), et qui n’est pas polarisée de l’extérieur par un contact. De nombreuses publications traitent de ce sujet, cependant, la plupart concerne les techniques de garde [57] [90] ou l’optimisation du compromis entre le R_ON et la tenue en tension des composants de puissance [91] [92] [93] [94]. Le comportement pendant une ESD est peu étudié, ce qui laisse la liberté d’imaginer des dispositifs innovants. Dans un premier temps, le fonctionnement statique est caractérisé, en particulier les effets 2D. Ensuite, les mécanismes physiques au cours d’une ESD sont approfondis dans le but de définir des stratégies de développement des protections.