4.2. Mise à profit des spécificités technologiques pour la réduction du facteur de mérite du R ON
4.2.3. Réduction de la tension de déclenchement
Selon les conclusions de l’analyse du fort repliement, une stratégie basée sur un composant externe est indispensable pour limiter la tension de déclenchement. La stratégie retenue est présentée, puis validée par une application sur silicium.
4.2.3.1.Stratégie de déclenchement
Le composant externe doit se substituer au transistor NPN à bas courant, puis le déclencher pour un niveau de courant auquel sa caractéristique en tension est repliée. Ainsi, la surtension au déclenchement est éliminée tout en préservant le RON nul à fort courant. La stratégie adoptée consiste à insérer le composant externe entre la base et le collecteur (Figure 116(a)). Lorsqu’il est en conduction, il fixe la tension et contribue à polariser le transistor NPN, via l’apport d’un courant de base et la différence de potentiel dans la résistance externe. La limitation de la tension sera efficace, si, d’une part, sa tension de déclenchement est proche de la tension minimale du transistor NPN, et, d’autre part, si les caractéristiques à bas courant sont compatibles avec les contraintes imposées par une fenêtre de conception étroite (repliement faible ou nul et surtension à l’état passant limitée). Pour que le transistor NPN puisse passer en mode autopolarisé et ainsi se replier sur sa caractéristique verticale, des points I-V proches de sa caractéristique TLP doivent être atteints. En pratique, cette condition revient à s’assurer que la robustesse du composant externe est suffisante pour qu’il ne soit pas dégradé avant que les deux caractéristiques TLP se croisent (Figure 116(b)).
La structure développée ne constituera une protection efficace contre les décharges HBM que si le composant externe résout également le problème du déclenchement trop lent du transistor NPN. Pour cela, sa dynamique de déclenchement doit être compatible avec les temps de montée de ces décharges, de l’ordre de quelques nanosecondes. De plus, cette caractéristique impose une nouvelle condition sur sa robustesse. Elle doit être suffisante pour qu’il puisse absorber l’énergie au début de la décharge, le temps que le transistor NPN se déclenche.
I/O
P1
Vmin VMax , , , , Vmin VMax , , , ,(a) (b)
Figure 116: Schéma électrique de la stratégie de protection (a), et caractéristique TLP typique du composant P1 par rapport à celle du transistor NPN (b).
A titre de remarque, la configuration électrique est similaire à celle de la structure présentée au Chapitre3, dans laquelle un transistor PNP est couplé avec une diode à avalanche. Le composant
136 Chapitre4-Protections ESD "hautes tensions" et à faible RON à base de transistors bipolaires NPN
externe est placé de telle manière qu’il contribue au courant de polarisation du transistor NPN, de même que la diode à avalanche contribuait au courant de polarisation du transistor PNP. Cependant, le fonctionnement est complètement différent. Dans le cas présent, il s’agit d’un circuit d’aide au déclenchement, sans influence sur la caractéristique à fort courant. En revanche, le couplage entre le transistor PNP et la diode à avalanche est mis à profit afin d’améliorer le RON.
4.2.3.2.Caractérisation
Présentation de la structure
Les transistors PNP mesurés au Chapitre3 répondent aux critères que doit vérifier le composant externe. Des tensions de déclenchement de l’ordre de grandeur de la tension minimale du transistor NPN étudié peuvent facilement être obtenues en jouant sur le profil de dopage latéral, via la position des masques d’implantation. Leurs caractéristiques TLP ne se replient pas, l’optimisation du RON a été très efficace, et les tests de robustesse ont donné de très bons résultats. De plus, la caractérisation vfTLP a montré une dynamique de déclenchement compatible avec les décharges CDM, et donc à fortiori avec les décharges HBM.
Pour valider la stratégie de protection, le composant DUT4 de la section 3.3.2.2 est bien adapté. Sa tension de déclenchement est de 49 Volts, à comparer à la tension minimale de 40 Volts du transistor NPN, et les facteurs de mérite du RON et de la robustesse sont les meilleurs des transistors PNP mesurés. Seuls quatre doigts sont insérés, deux de chaque côté du transistor NPN, pour une surface de 4,83 103 µm2. D’après les résultats de mesures présentés au Chapitre3, le RON pour quatre doigts devrait être de 16 Ohms, ce qui est suffisant étant donné qu’il ne contribue à la caractéristique TLP qu’à bas courant, et le It2 devrait être de 1,3 Ampères, ce qui assure l’intersection des caractéristiques TLP.
Caractérisation TLP
La mesure de la caractéristique TLP est présentée sur la Figure 117 et les principaux paramètres électriques relevés dans le Tableau 23. La tension de déclenchement Vt est de 52 Volts. La différence avec les 49 Volts obtenus pour le composant DUT4 de la section 3.3.2.2 est due aux variations du procédé technologique. La tension maximale VMax, égale à 59 Volts, est inférieure de 40 Volts à la tension du déclenchement du transistor NPN seul, ce qui valide la stratégie vis-à-vis de la réduction de la surtension initiale. A partir du repliement, la caractéristique se rapproche rapidement de celle du transistor NPN, dont la contribution devient prédominante. Dans un premier temps, la tension diminue selon un RON, noté RON1, de -24 Ohms, jusqu’à environ 1 Ampère, où l’on retrouve RON nul, noté RON2. La tension minimale reste d’environ 40 Volts, soit 19 Volts au-dessous de la tension maximale. Cette différence est relativement élevée, néanmoins le principe de la stratégie de déclenchement est validé. Pour obtenir un faible repliement, il suffira d’ajuster la tension de déclenchement du transistor PNP au plus près de la tension minimale du transistor NPN. Concernant la robustesse, le courant de défaillance It2 n’est plus que de 2,92 Ampères comparé à une valeur supérieure à 5 Ampères pour le transistor NPN seul.
Tableau 23: Principaux paramètres électriques.
Vt (V) VMax (V) I(VMax) (mA) RON1 (Ω) RON2 (Ω) It2 (A) Vt2 (V) Ft2 (mW.µm-2)
4.2-Mise à profit des spécificités technologiques pour la réduction du facteur de mérite du RON 137
Figure 117: Caractéristique TLP de la structure avec un transistor PNP pour le déclenchement, comparée à la caractéristique TLP du transistor NPN seul.
Pour en savoir plus sur la dégradation de la robustesse, nous avons commencé une analyse des réponses temporelles complétant celle de la caractéristique TLP en apportant des informations sur les aspects dynamiques. Les oscillographes de la tension et du courant sont relevés pour l’impulsion juste avant la défaillance, soit au point TLP (V=41,4 V ; I=2,92 A) (Figure 118), et pour l’impulsion où la défaillance apparaît (Figure 119). Les oscillographes avant défaillance montrent une tension et un courant constants entre 10 et 25 nanosecondes, respectivement d’environ 75 Volts et de 2,5 Ampères. Ce comportement révèle une limitation de la tension par le transistor PNP. Cette stabilisation de la tension et du courant au début de l’impulsion tend à confirmer un déclenchement rapide compatible avec la protection contre les décharges HBM, même si la mesure ne permet pas d’accéder à la réponse pendant les 10 premières nanosecondes. Jusqu’à 40 nanosecondes, la tension reste supérieure à la tension de déclenchement du transistor PNP, qui contribue donc à la conduction pendant toute cette durée. Cette observation est cohérente avec la dynamique de déclenchement particulièrement lente du transistor NPN seul (Figure 113). Sur l’oscillographe où la défaillance apparaît, celle-ci est révélée par un brusque décrochement de la tension et du courant après 20 nanosecondes, précisément pendant que le transistor PNP conduit. Ces observations montrent sans ambiguïté que la défaillance est liée à des phénomènes induits par le transistor PNP.
Vt(PNP)
(a) (b)
Figure 118: Oscillographes TLP de la tension (a) et du courant (b) pour le point (V=41,4 V ; I=2,92 A) (mesure effective après les dix premières nanosecondes).
138 Chapitre4-Protections ESD "hautes tensions" et à faible RON à base de transistors bipolaires NPN
Vt(PNP)
(a) (b)
Figure 119: Oscillographes TLP de la tension (a) et du courant (b) à la défaillance.
Analyse de défaillance
L’étude de la dégradation de la robustesse a été complétée par une analyse de défaillance. Trois structures ont été testées en HBM jusqu’à la défaillance, survenue à 3,5 kV. Ensuite, le défaut a été localisé par des observations OBIRCH, technique très utilisée consistant à relever les variations de résistance sous l’effet de l’échauffement d’un laser. De manière surprenante, le défaut n’est pas situé dans le transistor PNP, comme nous aurions pu nous y attendre, mais dans le transistor NPN, ainsi que le montre la Figure 120. Le grossissement de la Figure 121 met en évidence une dégradation sous le collecteur, où se situe la jonction en inverse tenant le champ électrique pendant une ESD. En résumé, l’ajout du transistor PNP a fragilisé le transistor NPN. Pour déterminer précisément les mécanismes conduisant à cette fragilisation, la simulation de la protection complète devrait permettre de mieux comprendre l’interaction entre les deux composants. Cependant, nous n’avons pas eu le temps de mettre en œuvre cette simulation. Expérimentalement, des cartographies de température par mesures TIM pourraient également apporter des éléments de réponse.