1.5. Conclusion
L’étude des tests de robustesse des circuits intégrés vis-à-vis des ESD a permis de mettre en évidence différentes contraintes concernant les structures de protection. En transitoire, sur quelques centaines nanosecondes, elles doivent pouvoir supporter des puissances de plusieurs centaines de Watt. Le circuit ne sera effectivement protégé que si elles limitent la tension en dessous de la tension de claquage des oxydes. Enfin leur temps de réponse doit être compatible avec des variations de plusieurs dizaines d’Ampères sur moins d’une nanoseconde. Concernant la fiabilité lorsque le circuit est en fonctionnement, la prise en compte des risques de latch-up de la protection impose une limite inférieure pour la tension à l’état passant, généralement la tension d’alimentation. Ces contraintes, à l’exception de celle sur les temps de réponse, peuvent être regroupées sous la forme d’une fenêtre de conception, correspondant à la région du plan I-V autorisée pour la caractéristique à l’état passant. Dans le cas particulier des E/S "hautes tensions", la fenêtre de conception est étroite et couvre des valeurs de tension élevées. En conséquence, la structure de protection doit se déclencher à une tension élevée, sa résistance à l’état passant RON doit être faible et le repliement de la caractéristique électrique doit être limité, voire supprimé. Dans ces conditions, les défis scientifiques et techniques à relever consistent, d’une part, à contrôler le repliement, et d’autre part à obtenir une protection robuste et un faible RON alors que la tension est élevée et que, pour des raisons de coût, la surface disponible est très limitée.
Du point de vue des effets physiques mis en jeu, une structure de protection présente des spécificités ne se retrouvant dans aucun autre domaine d’application. Sa surface devant être réduite au maximum, l’énergie dissipée au cours d’une ESD sera confinée dans un volume tellement restreint que le fonctionnement se situe à la limite de la destruction. Or, sur une durée de quelques centaines nanosecondes, les densités de courant restent acceptables jusqu’à des valeurs exceptionnellement élevées, de l’ordre de 106 A.cm-2. Si la protection est optimisée, la destruction résulte du claquage thermique, ou second claquage thermique, survenant entre 700 et 1250 degrés Kelvins. Aussi, une protection ne pourra être correctement optimisée que si, au préalable, son comportement dans de telles conditions a bien été compris. Pour cette étude, nous pourrons nous appuyer sur des caractérisations spécifiques au domaine des ESD, telles que les caractérisations TLP et vfTLP, permettant d’appréhender la réponse électrique à une ESD, et les caractérisations TIM, donnant accès à la distribution de température à l’intérieur de la structure de protection. Le LAAS dispose d’appareils de mesure TLP et vfTLP, auxquels nous avons eu facilement accès tout au long de la thèse. Par contre, nous n’avons pas réalisé de mesures TIM, à l’heure actuelle un seul appareil ayant été développé, à l’université de Vienne en Autriche. Toutefois, les travaux auxquels il a donné lieu ont conduit à de nombreuses publications, sur lesquelles nous avons pu nous appuyer.
Les importants enjeux industriels génèrent un effort considérable en recherche et développement sur la protection des circuits intégrés vis-à-vis des ESD. Ce domaine étant très concurrentiel, de nombreux brevets ont été déposés, restreignant le champ d’investigation pour de nouvelles protections. Il s’avère donc indispensable de disposer au préalable d’un état de l’art aussi complet que possible. Après avoir décrit le principe des stratégies de protection, centralisées et localisées, les structures dédiées aux E/S "hautes tensions" en technologie SmartPower ont été recensées. Essentiellement, trois types de composants sont utilisés : les transistors bipolaires autopolarisés, les structures PNPN et les transistors à effet de champ. Pour les E/S 80 Volts dans la technologie SmartMOS 8 MV de Freescale, la solution retenue est basée sur une stratégie centralisée, avec comme structure de protection un transistor DMOS et des transistors bipolaires verticaux, en série. Or, la surface nécessaire à un RON acceptable pénalise le coût de la puce, de sorte qu’il existe une forte demande pour des solutions alternatives de plus petites dimensions. Le développement de telles solutions a constitué l’un des principaux objectifs de ce travail. Pour cela, nous avons fait le choix d’une protection localisée à base de transistors bipolaires autopolarisés. C’est sur ce type protection que porte l’ensemble des travaux effectués au cours de la thèse.
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Chapitre2 Etude théorique du
comportement des transistors
bipolaires autopolarisés
pendant une ESD
2.1. Introduction
L’objectif est de mettre en place le cadre théorique nécessaire pour développer des protections ESD permettant de répondre à une fenêtre de conception étroite à "haute tension" (40 Volts – 80 Volts). Face ce type de spécification, des protections localisées à base de transistors bipolaires autopolarisés sont envisagées. Elles devront présenter une tension de fonctionnement élevée, une faible résistance à l’état passant (RON) et un repliement réduit, si celui-ci n’est pas supprimé. En se basant sur une approche analytique, les principaux phénomènes physiques seront décrits, ce qui permettra de définir des règles d’optimisation en s’appuyant sur la compréhension des mécanismes mis en jeu. Dans un premier temps, le comportement des transistors bipolaires autopolarisés sera étudié en faisant abstraction des spécificités du comportement physique des protections ESD, de manière à identifier les paramètres électriques caractéristiques de ce mode de polarisation, et d’en déterminer leurs influences respectives. A ce stade, il sera possible de décrire la partie "bas courant" de la caractéristique électrique I-V d’une protection ESD, c'est-à-dire le repliement et, en première approximation, la tension de maintien. En revanche, la description de l’état passant, en particulier du RON, nécessite de prendre en compte les effets des fortes densités de courant et des températures atteintes dans les protections ESD (Chapitre1). Cette étude sera abordée par l’évaluation des modifications induites sur les paramètres contrôlant la polarisation. Concernant les densités de courant, la quasi-totalité des études publiées sur les transistors bipolaires ne sont pas valables aux niveaux atteints pendant les ESD, et un important effort de conceptualisation s’est donc avéré nécessaire. Concernant l’augmentation de la température, elle induit une dérive des phénomènes physiques, due à la modification des valeurs des paramètres électriques du silicium. La dépendance thermique de ces paramètres étant décrite avec précision sur une large plage de températures (au moins jusqu’à 600 degrés Kelvins), il est possible de déterminer les tendances des dérives. Au cours de cette étude, les performances des transistors NPN et PNP seront évaluées et comparées entre elles, de manière à déterminer les atouts et les faiblesses de chacun d’entre eux.
50 Chapitre2-Etude théorique du comportement des transistors bipolaires autopolarisés