L'intégration sur une seule puce des circuits intégrés (SoC : System-on-Chip) continue de faire rêver les fondeurs de semi-conducteur. Depuis des dizaines d’années, c’est la tendance chez les constructeurs d'ordinateurs et les compagnies de communication à travers une lithographie plus fine, de meilleurs matériaux, des puces et des wafers plus larges. Une autre tendance concerne l’augmentation des fréquences d’horloges. C’était sans tenir compte du coût de développement et de production de ces systèmes. Aujourd’hui, les objectifs et les besoins du marché ne sont plus les mêmes. On penche de plus en plus vers le plus de fonctionnalités à moindre frais. Même les constructeurs d'ordinateur personnel offrent à des prix très attractifs des machines multitâches, capables d’exécuter sur un quart de l’écran un tableur, une édition photographique sur le deuxième quart, un film sur le troisième et une vidéoconférence sur le quatrième quart de l’écran. A cet effet, des marques comme Intel proposent par exemple des microprocesseurs comportant plusieurs cœurs [RAMA06]. Des systèmes portatifs tels que les téléphones mobiles ont généré de nouvelles demandes : traitement du signal, mémoire flash et communications sans fil dans un système qui tient dans une main et vendu à bas prix. Cela a nécessité une approche différente de l’intégration des composants. Cela a mené les industries à améliorer l’intégration. Pour répondre aux besoins
du marché, une alternative moins coûteuse que les SoC a dû être proposée, il s’agit de l’intégration boîtier.
I.6.1. L’intégration boîtier (SiP)
Pour répondre aux nouveaux besoins du marché grand public, la tendance est de regrouper les puces électroniques dans un même boîtier afin de miniaturiser les composants et de gagner de la place sur le circuit imprimé. La technologie SiP (System-in-Package) a pour objectif d'intégrer plusieurs circuits intégrés, des composants passifs, des connecteurs et des antennes à l’intérieur d’un seul et même boîtier pour créer des sous-systèmes électroniques entièrement fonctionnels. A la différence des SoC qui s’appuient sur une seule technologie, les SiP peuvent renfermer différents semi-conducteurs de technologies différentes dans un seul boîtier. Ainsi, l’intérêt des SiP [LANK97] réside dans leur capacité intrinsèque à réduire les dimensions des sous-systèmes. Par ailleurs, les SiP ont comme autres avantages d’avoir un temps de fabrication plus court comparés aux SoC. Les SiP réduisent la complexité des cartes électroniques tout en améliorant leurs performances. Les premiers dispositifs présentant plusieurs puces dans un même boîtier sont les multichip modules (MCM). L’assemblage dans un MCM est en deux dimensions et similaire à un PCB miniature. Afin d’augmenter l’intégration et réduire les longueurs d’interconnexions, de nouvelles stratégies d’interconnexions verticales sont apparues, donnant naissance aux boîtiers en trois dimensions. Des puces nues où des boîtiers sont empilés les uns sur les autres. Une application typique consiste à empiler plusieurs mémoires les unes sur les autres. La Figure I–37 présente deux techniques d’intégration boîtier.
Figure I–37 : Exemples d’intégration de composant : empilement de puces (gauche) et intégration sur un plan (droite).
Face à l’augmentation des fréquences de fonctionnement et du nombre d’E/S des circuits intégrés (dû au nombre de plus en plus grand de puces dans le boîtier), les boîtiers devenaient une limite pour les performances affichées par les circuits. Les fabricants de boîtiers ont donc été obligés d’inventer de nouvelles techniques pour réduire le fossé entre les performances intrinsèques des circuits et celles des boîtiers. Les deux problèmes majeurs étaient le nombre de broches maximal et la réduction des parasites introduits par les interconnexions. Ainsi, de nouvelles techniques pour encapsuler les circuits ont émergé, telles que les Pin Grid Array (PGA), les Ball Grid Array (BGA), les techniques de flip-chips, les Chip Scale Package (CSP), etc… La taille des boîtiers a pu être considérablement réduite et le nombre de pins a pu augmenter tout en diminuant l’effet parasite du boîtier.
I.6.2. Problèmes CEM dans les SiP
L’évolution des boîtiers et l’augmentation de l’intégration ont permis d’améliorer l’intégrité des signaux, grâce à la réduction des délais de propagations, des désadaptations et du bruit induit par le boîtier lui même. Cependant, comme tout circuit électronique, les SiP doivent aussi répondre à un ensemble d’exigences en termes de compatibilité
électromagnétique, que ce soit au niveau de l'émission électromagnétique ou de la susceptibilité aux agressions électromagnétiques [SUD04]. Plusieurs articles ont montré que le montage de systèmes électroniques au sein d’un même boîtier permettait des réductions jusqu’à 15 dB de l’émission conduite et rayonnée [LANK97] [LEE04]. Plusieurs raisons permettent d’expliquer cette amélioration générale. D’abord la diminution des longueurs d’interconnexions et des inductances parasites permet de réduire le bruit de commutation simultanée [ITO95]. De plus, en diminuant la capacité équivalente des interconnexions, il est possible de diminuer la capacité à fournir du courant des E/S, ce qui réduit le bruit qu’elles produisent sur les alimentations [SONG03]. L’utilisation de substrats divers permet soit de réduire les capacités parasites des interconnexions, soit de créer des composants passifs avec des facteurs de qualité très importants et ainsi de disposer de très bonnes capacités de découplage intégrées [CHAH98] [HOB01].
Cependant, même s’ils affichent de bonnes performances au niveau de la réduction de l’émission et du couplage substrat, les SIP restent des assemblages complexes présentant un grand nombre d’interconnexions, de vias et de plan de référence. Outre les problèmes de diaphonie, ce type de configuration accroît le couplage du bruit au niveau des interconnexions. Ainsi, dans [PARK06], les transitions que subissent les signaux au niveau des vias et des traversées de plan d’alimentation et de masse favorisent le couplage du bruit de commutation présent sur les plans d’alimentation sur les différents signaux qui les traversent. Le couplage de ce bruit favorise la création de jitter et réduit les marges de délais et de bruit. Ces routages et ces assemblages complexes rendent difficiles l’observation, mais surtout la simulation de l’émission, du couplage des interférences et de la susceptibilité des circuits. La prédiction et la résolution de ces problèmes requièrent l’emploi de méthodes capables de traiter cette complexité avec des temps raisonnables tout en conservant une précision suffisante.
Malheureusement, peu d'articles se sont penchés sur l’immunité aux interférences électromagnétiques des systèmes électroniques montés dans des SiP. Seule la diminution des interférences par couplage substrat par rapport à des implémentations dans des SoC est évoquée [SHEN02]. Ainsi, certains procédés de fabrications de SiP offrent la possibilité d’isoler les circuits à l’aide d’îlots enterrés [BRAN99]. Néanmoins, on peut supposer qu’en améliorant la qualité du découplage et en réduisant la longueur des interconnexions il est possible d’améliorer l’immunité des SiP aux perturbations externes.
I.6.3. Problèmes CEM en téléphonie mobile
La téléphonie mobile est un domaine d’activité grand public. On n'y retrouve donc pas des notions de sécurité, ni du point de vu des données, ni du point de vu des personnes. Cependant, les téléphones portables sont soumis à une série de normes qui définiront leur entrée dans le marché. Et pourtant, c’est un bon exemple de domaine où l’expression de l’évolution technologique a été la plus marquante. En effet, en moins de quinze ans, la téléphonie mobile a connu un développement sans précédent en devenant un secteur économique à part entière. Le nombre de terminaux mobiles dans le monde a connu une augmentation inégalée. Le seul territoire français compte plus de 51 millions d’utilisateurs.
L’évolution des appareils mobiles est toujours plus marquante. Les téléphones de troisième génération doivent non seulement supporter des taux de communication élevés, mais aussi supporter des applications comme le Bluetooth, le MP3, le GPS, un appareil photo/vidéo ou encore la télévision numérique. De plus, les systèmes 3G doivent être intégrés dans un appareil toujours plus petit, plus léger et de moindre coût. En un an, une diminution moyenne de 15 % du poids, de 15 % de la taille du PCB et de 20 % du coût a été observée, tandis que l'augmentation du volume d'unités est pratiquement de 50 % [WOOD99].
Pour répondre à ces exigences, on a recours là aussi au SiP en regroupant les puces électroniques dans un même boîtier afin de miniaturiser les composants et de gagner de la place sur le circuit imprimé. L’annonce de Freescale de sa nouvelle technologie RCP (Redistributed Chip Packaging) [KESE07] en est un parfait exemple. Ce nouveau type de boîtier permet de réaliser un composant qui contient toute l'électronique d’un téléphone 2G dans un boîtier carré de 25 mm de côté (Figure I–38), remplaçant l’approche flip-chip conventionnel. Cela permet d’améliorer les performances du SiP. On s’aperçoit alors que le système de la Figure I–38 est à peine plus grand qu’une pièce de 50 centimes d’euro. Cependant cette forte intégration entraîne des contraintes CEM également plus fortes. La distance moyenne entre les circuits intégrés est de seulement quelques millimètres. De plus, dans chaque circuit il y a une intégration de plusieurs puces.
Figure I–38 : Module 2G en technologie RCP de Freescale.
Aujourd’hui, les constructeurs de téléphones portables réfléchissent sur de nouvelles techniques de conception afin de rendre ces systèmes fonctionnels et surtout fiables. C’est ainsi que des marques comme Nokia investissent dans la recherche afin de mettre en évidences les problèmes de couplages dans les boîtiers multi-puces [ILKK06]. Cela montre qu’il est impératif de prédire l’émission et la susceptibilité de chacune des puces constituant le SiP ou des circuits intégrés du système. Pour illustrer le genre de problèmes que l’on peut rencontrer en téléphonie mobile, on peut prendre l’exemple d’un étage front end radiofréquence d’un téléphone portable, décrit sur la Figure I–39.
Figure I–39 : Problèmes d’interférences électromagnétiques dans un étage radiofréquence.
Cet étage correspond à la partie analogique située entre l’antenne du téléphone et l’étage de traitement du signal à la fréquence intermédiaire. La tendance actuelle à l’intégration a conduit les fabricants de circuits radiofréquence à intégrer à l’intérieur du même circuit ou du même boîtier les étages d’émission, de réception, de modulation/démodulation et de traitement du signal. Or, ce type de module doit faire cohabiter des amplificateurs de
puissance et des amplificateurs faible bruit, dont le fonctionnement peut être altéré par le couplage sur les interconnexions de la puissance rayonnée par l’amplificateur de puissance.
I.6.4. Le concept de la SkateProbe
Un des objectifs communs de l’industrie électronique est d’optimiser l’intégration des composants afin de réduire les coûts de fabrication. Il s’agit principalement de minimiser la taille des cartes électroniques, de diminuer le nombre de composants, d’intégrer sur la même puce ou à l’intérieur du même boîtier un grand nombre de fonctionnalités et de blocs différents. Cependant, confronté à la miniaturisation constante des circuits et à la réduction des marges de bruit qui en découle, les circuits deviennent de plus en plus sensibles aux agressions électromagnétiques. En outre, les fabricants de circuits et de systèmes électroniques sont soumis à des contraintes et à des normes CEM de plus en plus sévères.
La prise en compte des problèmes CEM dans les phases de design permet d'accroître les chances d’un produit de passer avec succès les phases de qualifications CEM et ainsi d’éviter des itérations supplémentaires qui peuvent valoir jusqu’à 10 % du prix de revient du produit. Ainsi, plusieurs études s’orientent vers l’investigation des couplages entre les puces à l’intérieur des SiP. Dans ces travaux, A. Boyer a proposé une méthodologie de prédiction des risques de couplage dans les systèmes en boîtier [BOYE07]. Dans cette méthodologie, la phase de mesure consiste à fabriquer deux cartes de test CEM : une carte comportant le circuit intégré victime et la seconde le circuit intégré perturbateur. L’émission de l’agresseur et l’immunité de la victime sont étudiées sur ces cartes avant de procéder à l’étude du couplage entre les deux circuits intégrés. Cela représente un temps de test et de validation importants, de même qu’un coût de développement élevé.
L’approche que nous proposons permet d’éviter la conception de la carte comportant l’agresseur. Mieux encore, si il s’agit d’un système existant, de le conserver sans aucune modification préalable. Il suffit d'émuler le comportement parasite du circuit intégré agresseur à l’aide d’une structure beaucoup plus simple et plus rapide à mettre en œuvre. Le comportement de la victime est étudié face à cette nouvelle perturbation dans les différentes configurations souhaitées. C’est ainsi que nous proposons de fabriquer une sonde de champ proche dont l’émission rayonnée en champ proche est identique à celle de l’agresseur. Cette sonde est appelée SkateProbe. Son architecture est flexible, et dépend de l’émission à reproduire. Cette sonde est valide lorsque la mesure de son émission champ proche coïncide avec celle du circuit intégré considéré comme source de perturbations. C’est le couplage entre cette sonde et le CI victime qui permet de remonter au couplage réel entre la source et la victime de la perturbation.