I.4. Le packaging en électronique de puissance
I.4.2. Le packaging des composants de faible puissance
L’utilisation des composants traversants ou montés en surface est largement répandue dans
les convertisseurs de faible puissance à base de circuit imprimé permettant d’assembler
d’une manière économique l’ensemble des composants actifs et passifs. Un MOSFET SiC
en boitier TO247 est présenté en Figure 36. Ce type de boitier est couramment utilisé pour
l’encapsulation de MOSFET ou d’IGBT.
Figure 36: MOSFET SiC en boitier TO247
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Les constructeurs fournissent également des modèles SPICE de leurs composants où les
inductances parasites sont prises en compte. Dans cet exemple de boitier TO247, les
inductances parasites valent 6nH pour l’inductance de drain, 15nH pour l’inductance de grille
et 9nH pour l’inductance de source. Les fils de bonding ainsi que les pattes de connexion
sont les responsables de ces fortes valeurs. Ce boitier est utilisé dans le cas de MOSFET
SiC afin de fournir une solution de remplacement immédiate pour l’IGBT malgré une perte
évidente de performance notamment à cause de l’inductance commune de source.
Une évolution du boitier TO247 est présentée en [67], où une quatrième patte est ajoutée
afin de découpler le courant de puissance du courant de commande de grille permettant de
diminuer sensiblement l’inductance commune de source. La Figure 38 montre une vue
interne d’un boitier TO247 à 4 pattes de sortie. La sortie source pour la commande de grille
est notée KS pour « Kelvin Source ». Cependant les couplages par inductance mutuelle
entre la source et la Kelvin source sont toujours présents. Cette solution est mise en œuvre
Chapitre I : Le défi du packaging des transistors à grand gap 46
Figure 37: Vue interne d'un boitier TO247 à 3pattes de sortie [67]
Figure 38: Vue interne d'un boitier TO247 à 4 pattes de sortie [67]
Les composants CMS sont utilisés pour des puissances encore plus faibles. En effet, la
dissipation thermique est souvent réalisée grâce au circuit imprimé où le composant est
monté. La dimension des composants CMS s’est constamment réduite au cours du temps
dans le but de réduire les éléments parasites et d’augmenter la densité de puissance. Un
MOSFET SiC 900V est présenté en Figure 39 dans un packaging de type D2PAK avec sept
pattes de sortie. Une sortie « Kelvin Source » est présente et l’augmentation du nombre de
pattes de source permet de réduire l’inductance parasite totale. Ce packaging reste
cependant dans la lignée de l’assemblage classique. Les fabricants de composants GaN ont
changé radicalement d’approche. Pour le fabricant EPC, la puce est seulement passivée
(CSP = Chip Scale Package) et les connexions électriques métallisées pour être montée en
« flip-chip » (Figure 40). Il n’y a donc plus de package au sens strict du terme. Des difficultés
peuvent être rencontrées lors du report de tels composants à cause du faible espacement
entre chaque piste. Les éléments parasites viennent donc seulement du routage du circuit
imprimé. De plus, ces composants sont utilisés en très faible tension (≤200V), les contraintes
d’isolation électrique sont donc réduites. Le fabricant GaN Systems a opté pour la
technologie « embedded die » (Figure 41). La puce GaN est encapsulée dans un polyimide
suivant un procédé de circuit imprimé. Les connexions électriques entre la puce et les pistes
de cuivre sont faites par micro-vias. Cette encapsulation permet d’une part, d’assurer une
bonne isolation électrique et d’autre part d’ajouter des feuilles de cuivre pour augmenter la
surface d’échange thermique et la capacité en courant. Enfin, le report sur circuit imprimé est
facilité grâce à l’augmentation de la taille globale. Le modèle SPICE d’un composant 650V
30A indique les inductances parasites suivantes : 0.2nH pour le drain, 0.2nH pour la source,
1nH pour la grille et 1nH pour la Kelvin source.
Figure 39: 900V MOSFET SiC en boitier 7L D2PAK [68]
Figure 40: 40V HEMT GaN HEMT en boitier LGA [69]
Figure 41: 650V HEMT GaN en technologie « embedded die » [70]
Dans le domaine des basses tensions (<100V), la tendance est à l’intégration hybride et/ou
monolithique d’un système complet [71]. La dénomination anglo-saxonne pour ce genre de
Chapitre I : Le défi du packaging des transistors à grand gap 47
packaging est « System In Package » (SIP). Une réalisation intéressante est présentée en
Figure 42. Il s’agit d’une cellule de commutation réalisée à partir de MOSFET en silicium
incluant également des organes de protection pour le circuit de grille. La tenue en tension
des MOSFET est de 30V pour un courant de charge de 30A. L’application typique concerne
la réalisation de convertisseur abaisseur non isolé avec une tension d’entrée de 12V et une
tension de sortie de 1.3V. L’originalité du package vient de l’assemblage de la cellule de
commutation où le MOSFET high side est superposé au MOSFET low side (Figure 43). De
plus, pour la partie puissance, les fils de bonding sont remplacés par des feuilles de cuivre
(clip). Cet assemblage permet ainsi de minimiser l’inductance parasite de la maille de
commutation entrainant une diminution des surtensions sur les interrupteurs et augmente le
rendement du système. Des éléments du circuit de grille sont également intégrés
monolithiquement tel qu’un circuit de protection contre les ré-enclenchements du transistor
low side dus aux fortes variations de tensions et à la capacité Cgd.
Figure 42: Power block - schéma de
principe [71] Figure 43: Power block - coupe métallographique [71]
On voit également apparaître l’intégration monolithique au sein des composants GaN. La
structure latérale des composants HEMT se prête bien à ce type d’intégration. Le fabricant
EPC commercialise une structure demi pont où les transistors high side et low side sont
intégrés sur le même substrat (Figure 44, Figure 45 et Figure 46). Le boitier est toujours de
type LGA pour une dimension totale de 6mm par 2.3mm.
Figure 44: Schéma EPC GaN demi-pont [72]
Figure 45: Vue de la connectique d’un composant
EPC demi-pont [72]
Figure 46: Schéma de la connectique d'un composant EPC demi-pont [72]
Chapitre I : Le défi du packaging des transistors à grand gap 48
Dans le document
Onduleur à forte intégration utilisant des semi-conducteurs à grand gap
(Page 48-51)