Evolution vers les technologies d’intégration hybride 3D

a) b)

Figure 1-12 : a) boitier Press Pack

b) stack IGBT press-pack 100kV - 1500A (photographie ABB)

Le désavantage de cette technologie vient de l'absence d'isolement du boîtier et de son coût de fabrication élevé à cause de la complexité de l’assemblage ainsi que du possible endommagement par écrouissage des plages de métallisation Al aux niveaux des puces par la pression exercée sur elles. Ceci peut expliquer la non-généralisation de cette technologie sur des modules contenant plusieurs puces.

1.2.2.2 Evolution vers les technologies d’intégration hybride 3D

Plusieurs technologies d’intégration hybride 3D ont été développées et continuent à se développer pour augmenter les performances électriques et thermiques des modules de faible et moyenne puissance. Bien que peu de ces technologies soient commercialisées nous citons les principales d’entre elles dans ce paragraphe.

a) Technologie Metal-Posts Interconnected Parallel Plates (MPIPPs)

Cette technologie est basée sur l’insertion de poteaux en cuivre qui jouent le même rôle assuré par les fils de câblage en technologie 2D (Figure 1-13a), les contacts puces/poteaux sont réalisés en utilisant des brasures [8][15] ce qui suppose une préparation des métallisations. Les poteaux doivent être de longueur suffisante pour éviter tout risque de claquage entre la puce et le substrat métallique de connexion en face avant. La Figure 1-13b montre un module 3D utilisant cette technologie. Chacun des poteaux utilisés dans cette technologie présente une inductance parasite d’une valeur de 1,2 nH [15][16] contre une valeur comprise entre 6nH et 16nH [8] pour un fil de connexion.

Chapitre 1: L’amélioration de la fiabilité et des performances électriques des convertisseurs par l’intégration

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a) b)

Figure 1-13 : Module de puissance MPIPPs

aΨ vue schématique en coupe, bΨ prototype d’assemblage réalisé [8]

La diminution de la valeur de l’inductance parasite de l’interconnexion va permettre une réduction significative des surtensions générées par les interrupteurs de puissance au blocage. Cette technologie présente un deuxième avantage thermique grâce à la dissipation de la chaleur à travers les poteaux vers la face avant du module, ce qui permet une évacuation de la chaleur par les deux faces du module [17]. Toutefois, l’évacuation principale de la chaleur se fait au niveau de la face arrière des puces en contact avec le substrat relié thermiquement au refroidisseur. Cet assemblage implique un excellent alignement dans le plan horizontal de l'ensemble des poteaux entre les puces et le substrat en face avant lors du brasage. Le montage "tout rigide" des pièces de connexion est un des points faibles de cette technologie. Une solution peut être de remplacer le substrat rigide en face avant par un PCB Flex ou du polyimide métallisé, aux dépens d'une bien moindre capacité d'évacuation de la chaleur par la face avant. Cette variante est présentée dans le paragraphe suivant.

b) Technologie Solder Bumps Interconnect

Cette technologie repose sur l’introduction de billes de type solder bumps déposées par refusion sur la métallisation des puces de puissance (généralement en aluminium suivie d'une finition Ti/Cr Or) (Figure 1-14) [18]. Les grandes dimensions de ces billes (de quelques dizaines de microns à quelques centaines de microns) fabriquées en alliage d'étain, argent ou en or donnent des propriétés électriques en termes d’inductance parasite et résistance beaucoup plus faibles que celles des fils de câblage [19][20][21]. Ceci a même ouvert la voie à cette technologie pour son utilisation en microélectronique pour améliorer la taille des assemblages et leurs performances électriques et thermiques. Les bonnes propriétés des billes brasées ont poussé des fabricants de semi-conducteurs comme International Rectifier [22] et

Fairchild [23] à développer des composants de puissance en se basant sur la technologie

a) b)

Figure 1-14 : Assemblage micro-électronique 3D avec la connectique solder bumps a) vue schématique en coupe [24], b) puce contenant des billes de brasure [25]

a) b)

Figure 1-15 : Module de puissance Flip chip on Flex utilisant la technologie solder bump [26] aΨ vue schématique en coupe, bΨ prototype d’assemblage réalisé

La Figure 1-15 montre un module de puissance de la technologie Flip chip on flex utilisant la technologie d’interconnexion solder bumps. Un substrat flexible en face avant du module est utilisé pour compenser la différence entre les épaisseurs des puces reportées. Il est constitué d’un film de polyimide sur lequel deux feuillards de cuivre sont laminés (50μm d’épaisseurΨ [15]. L'injection d'un polymère (underfillΨ dans l’interface puces/solder bumps permet la passivation et surtout l’amélioration de la connectique en réduisant les contraintes au niveau du joint de brasure par la redistribution de celles-ci entre la puce, le substrat, l’underfill et le joint de brasure [27][28][29]. L'utilisation d'un substrat métallisé souple en polyimide ne permet pas un bon transfert de chaleur par la face avant et le report à un dissipateur ne présenterait pas d'intérêt. Ce substrat étant davantage réservé au report des drivers, condensateurs de découplage et circuits de protection.

c) Technologie Dimple Array Interconnect (DAI)

La technologie Dimple Array Interconnect repose sur une interconnexion de type solder

bumps au niveau de la face avant des puces de puissance et sur des déformations localisées, sorte d'excroissance se rapprochant d'une forme de bump, d’une plaque en cuivre flexible dont l’épaisseur est comprise entre 50μm et 400μm. Les déformations de la plaque flexible permettent de former les bumps et réaliser le contact par la refusion d'une brasure locale (Figure 1-16) [15][19]. Comme dans la technologie Solder Bump Interconnect, un underfill est déposé entre le substrat DBC et la plaque flexible pour améliorer la fiabilité de celle-ci et éviter les contaminants.

Chapitre 1: L’amélioration de la fiabilité et des performances électriques des convertisseurs par l’intégration

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a) b)

Figure 1-16 : Module de puissance utilisant la technologie dimple array interconnnect aΨ vue schématique en coupe, bΨ prototype d’assemblage réalisé [8]

Figure 1-17 : Assemblage réalisé par une technologie Flex et Sintering (frittage). Les performances électriques de cette technologie sont comparables avec celles de la technologie solder bump [19]. Cependant, cette technologie n’a pas encore atteint un stade de maturité industrielle à cause de la difficulté de la réalisation des déformations localisées. Une variante ou plus précisément une alternative consiste à réaliser le contact du substrat souple sur les puces par frittage. La Figure 1-17 montre un assemblage réalisé de cette manière : un film souple en polyimide ou polyamide métallisé est ensuite reporté sur les puces par un process Sintering (frittage d'une pâte d'Ag à 250°C) réalisant simultanément le contact en surface de puce et en face arrière sur un DBC [30].

d) Technologie Embedded Power (EP)

La technologie Embedded Power (Figure 1-18) développée par le CPES est basée sur la réalisation par un processus d’électrodéposition d’une couche en cuivre supplémentaire sur les métallisations préparées en face avant des puces semi-conductrices de puissance. Cette épaisseur peut atteindre 125μm [31]. Cette technique permet la suppression de la brasure qui représente une zone de fragilité dans les modules de puissance [32]. Elle repose aussi sur l’enfouissement des puces dans une céramique ou plus simplement dans une couche de PCB, jouant un rôle de support mécanique pour les métallisations électro-déposées et assure l’isolation électrique.

a) b) Figure 1-18 : Module de puissance utilisant la technologie Embedded Power

aΨ vue schématique en coupe, bΨ prototype d’assemblage réalisé [40]

Cette technologie permet une diminution considérable de l’inductance parasite par rapport à la technologie planaire 2D basée sur l’utilisation des fils de connexion [31]. D’un point de vue thermique, la dissipation de la chaleur dans les puces de puissance se fait essentiellement par la face arrière du module et partiellement par la face avant du module grâce aux métallisations en cuivre électro-déposées [33]. Néanmoins cette technologie souffre de problème de fiabilité dus à la différence des CTE entre les différents matériaux utilisés.

e) Technologie Power Overlay (POL)

La technologie Power Overlay a été développée par le conglomérat américain General

Electric [34], les puces sont brasées en face arrière sur un substrat DBC et les interconnexions en face avant des puces sont réalisées à travers des vias monolithiques en cuivre distribuées sur les métallisations préparées des puces. Le processus technologique consiste à laminer un film souple de diélectrique sur la face avant des puces dans le module, des ouvertures sur ce film sont ensuite réalisées en utilisant un laser, puis une couche en cuivre est déposée par électrodéposition sur l’ensemble et enfin celle-ci est gravée pour réaliser les contacts souhaités. La Figure 1-19 montre une vue de principe en coupe d’un module de puissance utilisant cette technologie et un prototype récemment réalisé par Siemens et Continental VDO (procédé SIPLIT™Ψ.

a) b)

Figure 1-19 : Module de puissance utilisant la technologie Power Overlay aΨ vue schématique en coupe, bΨ prototype d’assemblage réalisé [15]

Cette technologie présente des performances électriques et thermiques similaires à celle de la technologie Embedded Power [34]. Technologiquement, elle présente aussi les mêmes problèmes de fiabilité dus à la différence des CTE entre matériaux utilisés.

Chapitre 1: L’amélioration de la fiabilité et des performances électriques des convertisseurs par l’intégration

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f) La technologie 3D NextFETTM :

Cette technologie quasi-3D développée par Texas Instrument consiste à empiler les deux MOSFET (low-side et high-sideΨ d’un bras d’onduleur à travers une couche métallique (Figure 1-20). Le module contient aussi la puce de contrôle. Cette technique permet de réduire l’inductance parasite et la résistance d’interconnexion entre les deux MOSFET et travailler avec des fréquences élevées (jusqu’à 2MHzΨ. Cette architecture est bien adaptée aux structures Synchronous Buck Mosfet (dévolteur) où la puce low side est le siège d'un courant efficace bien plus élevé que la puce high side et donc de surface supérieure. Cette propriété autorise un astucieux stacking des deux puces avec un débord inférieur périphérique utile pour l'accès à la grille et à la source kelvin de la puce low side.

Figure 1-20 : Module Stack in NextFETTM Power Bloc [35]

1.2.2.3 Autres technologie 3D en cours de développement