Électronique du calorimètre hadronique semi–digital
2.2 CONTRIBUTION AU DÉVELOPPEMENT DE L’ASIC HARDROC1 41 Le circuit est réalisé en technologie AMS 0.35µ BiCMOS 22 SiGe 23 La taille de cette
technologie permet d’avoir une assez bonne résistance aux radiations, nécessaire puisque le circuit sera placé dans le détecteur, mais plus particulièrement encore pour les tests en faisceau où il sera soumis à des intensités de rayonnement plus importantes. En effet, la faible épaisseur de l’oxyde de grille fait que les charges piégées à l’interface s’évacuent plus aisément par effet tunnel, et que les décalages des tensions de seuil des transistors sont moindres.
Pour l’électronique numérique, on peut s’attendre à plus d’effets car les capacités in- tégrées sont plus petites et rendent donc plus sensibles à la charge déposée. C’est une des raisons pour laquelle la quantité d’électronique numérique intégrée a été minimisée. Mais la quantité d’électronique digitale située dans les autres ASICs de CALICE est plus impor- tante et des études comme celle de V. Bartsch dans [10] seront à réaliser pour déterminer l’amplitude des risques encourus, savoir quel modèle de conception adopter afin de s’en affranchir. De nombreuses études ont déjà été réalisées sur ce sujet que ce soit dans le cadre de la physique des particules (cf. [6]), du spatial (cf. [31]) ou même dans les risques de fautes pour l’électronique à plus large échelle (cf. [24]).
2.2.7 Description de la carte de test de HaRDROC1
Les premières mesures sur la quarantaine d’ASICs fondus fin 2006 ont été réalisées au LAL sur une carte de test dédiée. Celle–ci comprend outre un ASIC en boîtier (il en existe également une version COB24) un FPGA Altera Cyclone 1 permettant de piloter le circuit
ainsi que des interrupteurs, un ADC25 12 bits 10 MHz et un accès USB26. Une capacité
externe est également présente, permettant de transformer un échelon en tension en une quantité de charge à injecter sur une voie ou un groupe de voies qu’on peut sélectionner avec des interrupteurs. Cette capacité peut se substituer à la capacité de test interne présente sur chaque voie de l’ASIC, les technologies de gravure ne permettant d’avoir une précision sur sa valeur que de l’ordre de 20 %(d’une voie à l’autre ou d’un ASIC à l’autre pour la même série, la différence n’est que de quelques pourcents. Une calibration avec une précision correcte est donc réalisable avec ces capacités internes).
Cette carte a permis d’évaluer l’état de l’ASIC : le niveau des points de polarisation a été vérifié ; Ils ont été ajustés le cas échéant pour avoir un fonctionnement optimisé des diffé- rents blocs. Le bon fonctionnement de chacune des différentes sous–parties de l’électronique analogique a été contrôlé et les premières mesures qualitatives réalisées (niveaux continus des différents blocs, niveaux de bruit, calibration des canaux, placement des seuils).
Cette carte a également permis de mettre à jour quelques défauts de conception (qui se- ront réglés dans une version ultérieure) : impossibilité d’inhiber un canal comme prévu, que ce soit par le « masque » ou par le gain nul ; L’OTA de sortie de la voie analogique n’ayant pas un niveau fixe lorsque son entrée est en haute impédance (ce qui oblige à sélectionner en permanence une voie à son entrée à l’aide du multiplexeur des voies analogiques afin d’éviter sa dérive qui impute une erreur systématique importante d’une mesure à l’autre). Les premiers tests sur le fonctionnement de la partie numérique ont également été
22. Bipolar Complementary Metal Oxyde Semiconductor : technologie de conception de circuit al- liant les avantages de la technologie bipolaire à la technologie CMOS. Plus utilisé pour des réalisations analogiques que numériques, où la densité d’intégration n’est pas suffisante.
23. Silicium Germanium : alliage de matériaux semiconducteurs. 24. Chip On Board : Circuit intégré nu soudé sur un circuit imprimé. 25. Analog to Digital Converter : convertisseur analogique-numérique.
effectués sur cette carte : chargement des paramètres de configuration, déclenchement, transitions d’états et accès aux données.
À part les quelques dysfonctionnements observés, indiqués ci–dessus et en sous–sections 2.2.2.1, 2.2.3.2 et 2.2.4.2, l’ensemble des tests effectués ont permis de valider ce circuit en l’état pour lancer une production supplémentaire d’environ 40 circuits au début de l’année 2008, utilisés lors des faisceaux de test au CERN en mai 2008. En parallèle, l’équipe du LAL a développé la deuxième version de ce circuit déjà fondu (octobre 2008) pour des premiers tests.
2.3
La carte d’électronique DHCAL1
2.3.1 Généralités
DHCAL1 est une carte permettant de tester l’ASIC HaRDROC1 dans des prototypes de détecteurs de type RPC ou MicroMeGaS. Elle a la particularité d’être située entre deux couches actives de détection. Cette carte possède sur sa face inférieure des carrés de cuivre (pad) qui constituent les cellules de l’anode du détecteur (cf. figure 2.15c). Dans le cas de l’utilisation d’une GRPC, ces cellules sont situées au delà de la plaque de verre, mais dans le cas d’une MicroMeGaS, elles sont au contact du gaz à travers la « mesh ». Le circuit imprimé est accolé à la grille par une méthode de laminage. Ceci implique, hors des problèmes électriques, un certain nombre de contraintes mécaniques, que ce soit sur la résistance aux efforts de torsion ou le fait que les composants ne peuvent être soudés qu’à–posteriori.
Un point important à vérifier dans le principe de fonctionnement de notre carte est la lecture avec passage de jeton entre les ASICs. Nous avons choisi pour ce prototype d’im- planter 4 ASICs afin d’avoir entre autre une idée précise des contraintes sur les longueurs de pistes. Comme il s’agit d’une carte prototype et que le nombre d’ASICs disponibles lors de la première passe de production était limité à environ 40, nous en avons réalisé six exemplaires (en comptant la proportion d’ASIC ne fonctionnant pas et ceux utilisés pour la réalisation des cartes de test).
l’USB a été estimé apte à assurer l’interface entre le composant programmable et un ordinateur, les débits de données nécessaires au pilotage et la lecture des données de cette carte étant faibles (10 kilooctets de données pour 4 ASICs pleins).
Rappelons qu’une acquisition analogique doit aussi y être connectée. Elle peut piloter les registres à décalage des ASICs afin d’effectuer le multiplexage des sorties analogiques et le chargement des paramètres de configuration.
Le schéma 2.9 qui décrit les fonctionnalités de la carte DHCAL1 montre les voies d’acquisition digitale et analogique à–priori capables de fonctionner en parallèle même si cela n’a pas été étudié lors de la conception de l’ASIC.
Une deuxième préoccupation importante lors de la conception de cette carte est le soin particulier à apporter aux blindages et à la diaphonie entre voies du fait de la présence à proximité des composants des signaux du détecteur.
Ce chapitre traite de la réalisation de la schématique, du circuit imprimé, du programme du FPGA et du logiciel de pilotage de la carte DHCAL1.
2.3.2 Réalisation de la schématique
Pour réaliser la schématique de cette carte, j’ai récupéré l’implantation de l’ASIC dans la carte de test HaRDROC1 avec les éléments passifs qui l’entourent. Seront détaillés