Électronique du calorimètre hadronique semi–digital
2.3 LA CARTE D’ÉLECTRONIQUE DHCAL1
Figure 2.9 – Schéma de la carte DHCAL1 comprenant quatre circuits intégrés avec : (1) une interface USB pour la configuration et le pilotage de la voie d’acquisition numérique (2) une interface SCSI pour le pilotage de la voie d’acquisition analogique.
ci–après le choix du composant programmable, l’alimentation de la carte, ainsi que les interfaces avec les systèmes de lecture USB et analogique.
2.3.2.1 Choix du composant programmable
Outre le dimensionnement du FPGA en terme de cellules logiques et de fréquences de fonctionnement nécessaires à son interfaçage, les critères de choix retenus sont sa capacité en terme de quantité de mémoire RAM27 intégrée et de standards d’interconnexion. Les
protocoles de communication choisis, que ce soit avec les ASICs, le composant USB ou la DAQ analogique, nécessitent des standards unipolaires et différentiels, avec différentes impédances ou besoins en terme de puissance de pilotage de ligne, de rapidité du front des signaux. Il faut également qu’il possède des ressources en mémoire tampon suffisantes afin de stocker les données à leur réception des ASICs avant de les transmettre vers un ordinateur. Les FPGA modernes contiennent des mémoires en blocs qui possèdent une structure optimisée pour la vitesse et la précision par rapport à une mémoire implémentée de manière distribuée dans des cellules logiques.
Aucune contrainte forte ne vient guider le choix du FPGA : la vitesse de fonctionnement ne doit pas excéder 40 MHz qui est la fréquence de l’horloge de fonctionnement des ASICs, les interfaces vers le monde extérieur choisies n’impliquant pas d’avoir une fréquence de fonctionnement plus élevée. Il n’y a pas de contrainte de latence, de lien haute vitesse et/ou d’opération de filtrage complexe à réaliser (qui puisse nécessiter des ressources particulières en terme de multiplieurs).
On veut minimiser le plus possible la consommation de ce composant comme celle de la carte entière pour s’approcher aussi près que possible des spécifications de l’expérience.
27. Random Access Memory : mémoire à accès aléatoire, dont on peut adresser les cases individuelle- ment.
Il faut malgré tout que le composant choisi puisse générer les horloges nécessaires au fonctionnement des ASICs, possède des DLL28 ou DCM29 au cas où la précision de ces
horloges se révélerait déterminante, ce qui n’est pas établi pour le moment.
La plupart des lignes de communication utilisent des standards unipolaires bas niveau afin de limiter la consommation. Elles respectent le standard LVCMOS, standard le plus simple pour une interface avec une technologie CMOS30 bas niveaux comme la S35D4M5
d’AMS utilisée pour les ASICs de CALICE. C’est le cas des lignes de communication entre le FPGA et les ASICs (unidirectionnels ou bus collecteur commun). Afin d’avoir une meilleure maîtrise de l’intégrité du signal, tout en gardant un niveau de consommation raisonnable, les lignes critiques comme les horloges utilisent le standard LVDS. La lecture analogique doit piloter une partie de l’électronique digitale de l’ASIC dans un environne- ment qui peut être bruyant et utilise également ce standard. Il faut donc que le composant programmable choisi possède les récepteurs adéquats afin d’éviter des récepteurs externes additionnels. Ce type de récepteur nécessite généralement une adaptation d’impédance supplémentaire mais certains composants programmables intègrent les composants passifs nécessaires.
Les FPGAs de type Spartan–3E de Xilinx répondent à ce type de besoin, ils n’ont pas de ressources particulières intégrées et sont des composants bas coût et basse consom- mation. Ils peuvent malgré tout, si besoin est, fonctionner à des fréquences allant jusqu’à 300 MHz. Par contre, ils ne supportent que des standard bas niveaux et n’ont pas les fa- cilités qu’on retrouve par exemple dans des FPGA de type Virtex II, 4 ou 5 comme la reconfiguration partielle (qui peut permettre de changer une partie de la logique en cours de fonctionnement), les liens séries haute vitesse ou les processeurs intégrés. Les Spartan– 3 et Spartan–3A feraient également l’affaire, ils possèdent approximativement les mêmes ressources. Les différences sont situées au niveau du nombre de standards supportés, des ressources particulières intégrées, et dans le fait qu’on ne trouve pas, parmi les Spartan–3E, de modèle dépassant les 1.5 millions de portes ou les 500 entrées sorties. Les Spartan–3A ont davantage de ressources en ce qui concerne les standards d’entrée sortie. On peut d’ailleurs envisager d’utiliser dans une version ultérieure de cette carte des FPGAs de type Spartan– 3AN qui sont comparables aux Spartan–3A outre le fait que leur mémoire de configuration est non volatile, ce qui nous affranchirait des problèmes de SEU sur les mémoires de confi- guration. Ces FPGAs, conçus pour les applications militaires et spatiales, sont fabriqués dans des technologies durcies aux radiations. Ils possèdent donc nombre d’améliorations pour atténuer l’effet des SEE. Les Spartan3 de type E et A permettent quant à eux malgré tout de s’en accommoder puisqu’ils possèdent un circuit de type « Watchdog Timer », c’est à dire un circuit détectant les erreurs dans la mémoire de configuration et se chargeant de reprogrammer le composant. Les FPGA de type Cyclone ou Cyclone II d’Altera auraient sans aucun doute convenu, mais sont plus chers à ressources comparables.
J’ai choisi le boîtier FGG32031qui est un boîtier de type BGA32, pour son nombre de
pattes tout d’abord en fonction des besoins en nombre de signaux, mais également pour des
28. Delay Locked Loop : boucle à verrouillage de délai permettant de réaliser des divisions ou des multiplications de fréquence pour un signal d’horloge.
29. Digital Clock Manager : gestionnaire d’horloge. Bloc présent dans les FPGA Xilinx contenant des DLL ainsi que des modules permettant de moduler avec précision la phase d’un signal d’horloge.
30. Complementary Metal Oxyde Semiconductor : technologie de conception de circuit électronique ou un transistor de type N est associé à un transistor de type P, l’un conduisant pendant que l’autre est bloqué.
31. FG Green : Modèle sans plomb du FG.
32. Ball Grid Array : type de boîtier électronique montable en surface. Les interconnexions sont réalisées avec des billes de soudures situées sous le composant.
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