Contraintes de conception d’un capteur hybride en 3D

D’abord nous devons savoir par quel type d’intégration nous allons réaliser notre structure hybride 3D. Parmi les différentes possibilités nous avons choisi le report de wafers. Pour tirer avantage de cette conception en trois dimensions sur deux plaques nous avons décidé que la plaque de dessous (plaque BOTTOM) accueillerait le circuit CMOS tandis que la plaque du dessus (plaque TOP) servirait à concevoir les nanofils de silicium. En plus d’un avantage structurel permettant de rapprocher les nanofils et le circuit CMOS, la fabrication via report de wafers permet de paralléliser un maximum la fabrication.

Comme nous l’avons déjà explicité, nous cherchons à réaliser un véhicule test permettant de prouver l’intérêt et la faisabilité d’une structure de détection à base de nanofils de silicium. Nous avons donc défini plusieurs objectifs à réaliser au travers de notre conception pour répondre à notre questionnement sur la faisabilité d’un tel dispositif. D’un point de vue général, nous voudrions savoir si une structure à base de nanofils de silicium co-intégrés avec un circuit CMOS est réalisable via report de wafers. Nous devons donc concevoir un flot de fabrication puis développer les différentes étapes de réalisation. Nous souhaitons aussi évaluer l’impact de la géométrie des nanofils sur la détection ou la mesure d’événements biologiques ou physiques. Même si une étude fine de l’impact de la géométrie des nanofils et de leurs propriétés physiques (type et valeur du dopage etc.) est réalisée dans le chapitre IV nous voulons déjà appréhender l’impact réel de la largeur des nanofils sur de comportement en courant de nos structures, le design comprenant donc des nanofils de différentes largeurs.

Les ISFETs fonctionnant en voie humide notre design devra prendre en compte le fait que nous devons travailler avec un électrolyte, localisé à l’aplomb des nanofils, dans laquelle on introduira une électrode additionnelle. Nous devons donc dessiner nos dispositifs en deux zones distinctes. La première zone est constituée par l’ensemble des nanofils tandis que la seconde zone, elle, est constituée par l’ensemble des plots de caractérisation. Ces deux zones devront être assez éloignées l’une de l’autre pour faciliter les mesures en voie liquide. On doit aussi veiller à ce que seuls les plots et les surfaces sensibles des nanofils ne soient pas encapsulés dans un isolant. Cette configuration et cette encapsulation permettent d’avoir une surface propre permettant de facilement coller un module de fluidique supplémentaire et ainsi faciliter les mesures en voie liquide. Le contact électrique entre les deux zones (plots et composants) sera réalisé via le dernier niveau de métal disponible sur les plaques BOTTOM afin d’encapsuler sous l’interface de collage. Les figures III.5, III.6 et III.7 présenteront le design global et des vues en coupe des de nos dispositif.

Dans notre étude nous avions un certain nombre de contraintes inhérentes à la fabrication multi-projet, ou MPW pour multiple Project Wafer, qui ont dicté des choix de conception et de fabrication. La première contrainte est liée à la qualité de la plaque de dessus. Le film de silicium sur la plaque top devait être uniformément dopé P à 6.1019 _at/cm3_{. Pour contourner cette contrainte nous}

avons décidé de concevoir des ISFETs à base de nanofils uniformément dopé de type « Junctionless ». Plusieurs autres contraintes sont liées au design des dispositifs. D’abord les masques ainsi que le flot de fabrication doivent être le plus générique possible pour convenir aux différentes applications de nos projets. Nous avons seulement deux masques spécifiques utilisés en fin de fabrication tandis que les quinze autres niveaux de masque sont communs aux autres projets. Cette répartition des niveaux de masques nous oblige à concevoir un flot de fabrication prenant en compte cette spécificité et reportant les étapes spécifiques à notre projet en fin de fabrication. Nous devons aussi s’assurer que les mesures électriques en boitier ou via des pointes soient possibles, pour cela les dispositifs seront reliés à des plots de mesures. Une autre contrainte liée aux masques est d’ordre spatial. En effet nous devons faire rentrer nos dispositifs dans un emplacement restreint en termes de surface. L’emplacement réservé à notre projet était de 2mm x 500µm sur chaque masque. Cet emplacement peut accueillir seulement 39 plots car les dimensions et l’écartement sont fixés par le projet. Pour maximiser le nombre de dispositifs avec un nombre limité de plots nous avons donc décidé de réaliser une matrice de nanofils adressable individuellement par un système de lignes/colonnes semblable à ceux utilisés dans les mémoires (le détail du design et du fonctionnement sera donné dans la partie II.2.2). Le temps de réalisation du projet et la surface de dessin étant très réduit, nous devons imaginer une conception permettant de valider plusieurs jalons indépendamment les uns des autres. Pour valider la possibilité d’adressage nous réaliserons dans un premier temps un circuit simple et non optimisé. Nous voulons aussi pouvoir utilisés des nanofils non relié au circuit CMOS au cas où celui-ci ne marcherait pas. Pour valider la reprise de contact entre les deux plaques TOP et BOTTOM nous avons décidé de concevoir différents vias aux dimensions soit agressives soit relâchées.

Les contraintes de réalisation étant maintenant définies nous allons décrire plus en détail comment nous avons réalisé le design de notre capteur hybride ainsi que le fonctionnement du circuit CMOS permettant l’adressage des nanofils.