Les objectifs de cette thèse étaient de transposer des techniques de test structurel basées sur la simulation de fautes issues de la microélectronique aux nouvelles technologies microsystèmes. Ces techniques se basent sur la détection des défauts potentiellement présents sur le circuit en sortie de fabrication. Nous avons répertorié certains mécanismes de défaillances pouvant introduire des défauts, ceci en se basant sur les observations des défaillances des microsystèmes conçus au sein du laboratoire et obtenu notamment à travers le service de prototypage du CMP. Nous avons surtout cherché les défauts susceptibles de se produire pendant la fabrication. Cette étude nous a menés à l'élaboration de listes de défauts. Une extension de ce travail serait de déterminer quels sont les mécanismes de défaillances susceptibles d'entraîner des dysfonctionnements au cours du temps et quels en sont les mécanismes d'activation.
La méthode de test structurel se poursuit en effectuant une simulation de fautes pour qualifier des ensembles de stimuli de test. Ce qui nous a amenés à nous intéresser à la modélisation et à la simulation des microsystèmes qui reste un problème majeur de la conception des microsystèmes. Les principaux problèmes sont :
• La compatibilité avec les outils de CAO microélectronique.
• Le manque de liens entre les différents niveaux d'abstraction et notamment la possibilité d'établir un lien entre la modélisation au niveau dispositif (FEM) et au niveau comportemental (HDL).
L'étape suivante est la modélisation et l'injection de fautes. Les listes de défauts potentiels nous ont servis à établir une liste de fautes à injecter dans les modèles des microsystèmes. Nous avons montré les possibilités de modélisation de fautes aux différents niveaux de modélisation des microsystèmes, il en ressort que :
• La modélisation par langages HDL permet à la fois la compatibilité avec l'électronique et la souplesse de modélisation.
• La technique de modélisation nodale à partir de bibliothèques d'éléments fondamentaux permet de simplifier l'injection automatique de fautes.
• Cependant, certains défauts complexes nécessitent la modélisation au niveau FEM.
• L'utilisation d'outils d'extraction de macro-modèles (FEM vers HDL) permettrait de pallier ce problème.
Dans le cas où il est possible de modéliser les dispositifs entièrement avec des modèles HDL et avec un niveau d'acuité suffisant pour modéliser les principaux défauts, la simulation de fautes se ramène au cas des circuits analogiques, la poursuite de ce travail serait dans le domaine informatique d'adapter un outil spécifique de simulation de fautes analogiques au cas spécial des microsystèmes.
Les techniques de conception en vue du test sont un domaine qui va prendre une très grande importance pour les circuits intégrés. Lorsque l'on verra les premières applications system on a chip comportant des structures microsystèmes, la stratégie de test devra être commune à tous les blocs. C'est pourquoi il est intéressant de développer des microsystèmes incorporant les éléments nécessaires au test. Ce peut être fait par l'intégration d'une certaine redondance au niveau du capteur mais surtout en intégrant la génération in situ de stimuli de test non électrique. Cette méthode est également valable pour les questions de calibration et de test en cours d'utilisation.
Nous avons montré comment il était possible d'implémenter une fonction d'auto-test dans des applications microsystèmes pour permettre l'application de stimuli de test commandés électriquement. Après avoir constaté cette méthode sur un microsystème industriel (accéléromètre d'Analog Devices) nous l'avons porté sur deux applications microsystèmes développées au laboratoire : le capteur d'empreintes digitales à micropoutres et le détecteur infrarouge à thermopiles. Dans chaque cas le surcoût en termes de surface ou de baisse des performances est négligeable par rapport aux avantages que procure au niveau du test une telle conception.
Publications
[2] F. Parrain, B. Charlot, B. Courtois, "Capteur infrarouge CMOS à thermopiles comportant des fonctions de self-test", In Nano et Micro-Technologies, microcapteurs et microsystèmes intégrés, Hermes Sciences publications, to appear in 2001.
[3] S. Mir, F. Parrain, B. Charlot, D. Veychard, "Microbeams with electronically controlled high thermal impedance", In ALOG Analog Integrated and Signal Processing, Kluwer Academic Publishers, to appear in 2001.
[4] B. Charlot, F. Parrain, S. Mir, B. Courtois, " A Self-testable CMOS Thermopile-based Infrared Imager", In DTIP2001 Symposium on Design, Test, Integration and Packaging of MEMS/MOEMS, Cannes - Mandelieu, France, 25-27 avril 2001.
[5] B. Charlot, S. Mir, F. Parrain, B. Courtois, "Electrically Induced Stimuli for MEMS self-test", In 19th VLSI test symposium, VTS2001,Los Angeles, April 29, May 3, 2001.
[6] B. Charlot, S. Mir, F. Parrain, B. Courtois, "Generation of Electrically Induced Stimuli for MEMS self-test", Submitted In Journal of electronic testing : theory and applications.
[7] B. Courtois, S. Mir, B. Charlot, M. Lubaszewski, "From Microelectronics to MEMS Testing", In IEEE Microelectronics Reliability and Qualification Workshop, MRQ 2000, October 31 -November 1, 2000, Hilton, Glendale, California.
[8] S. Mir, B. Charlot, G; Nicolescu, P. Coste, F. Parrain, N. Zergainoh, B. Courtois, A. Jerraya, M.Rencz, "Towards design and validation of mixed technology SOCs", In 10th Great Lakes Symposium on VLSI, Chicago USA, 2000.
[9] S. Mir, B. Charlot, "On the integration of design and test for chips embedding MEMS", In IEEE design and test of computers, oct-dec 1999, pp 28-38.
[10] S. Mir, B. Charlot, B. Courtois, "Extending Fault-Based Testing To Microelectromechanical Systems", In Journal of electronic testing : theory and applications, July 1999.
[11] S. Mir, B. Charlot, F. Parrain, D. Veychard, "High thermal impedance beams for suspended MEMS", In Symposium on Design, Test, Integration and Packaging of MEMS/MOEMS, DTIP2000, 9-11 May 2000 , PARIS.
[12] B. Courtois, B. Charlot, H. Delori, S. Eyraud, J.F. Paillotin, K. Torki, "Achievements and advances at CMP", In European Workshop on Microelectronics Education, EWME 2000, Aix en Provence, 18-19 May 2000.
[13] B. Charlot, S. Mir, E.F. Cota, M.Lubaszewski, B.Courtois, "Fault modeling of suspended thermal MEMS", In IEEE International Test Conference, Atlantic city, NJ, USA, sept 28-30, 1999.
[14] B. Charlot, S. Moussouris, S. Mir, B. Courtois, "Fault modeling of electrostatic comb-drives for mems", In SPIE Symposium on Design, Test and Microfabrication of MEMS/MOEMS, Paris, France, March-April 1999.
[16] B. Charlot, S. Mir, "Intégration de la Conception et du Test dans des Puces avec Dispositifs Microsystème Embarqués", In Colloque CAO de circuits intégrés et systèmes, Aix en Provence, Fuveau, 10-12 mai 1999.
[17] S. Mir, B. Charlot, B. Courtois, "Extended fault based testing to microelectromechanical systems", In European Test Workshop, ETW'99, Constance, Germany, May 90.