Analyse de la variation du LSB des TDC en matrice

Tel que décrit dans la section TDC LSB uniformity de l’article, le LSB des TDC va- rie significativement dans la matrice. Cette section décrit plus en détail les composants contribuant à cette variation et propose des solutions pour minimiser leurs impacts. La matrice évaluée possède 4 tensions de contrôle communes et celles-ci dictent la période des oscillateurs, et donc le LSB du TDC. Dans un monde idéal, deux considérations seraient atteintes : 1) tous les oscillateurs recevraient exactement les mêmes 4 tensions de contrôle et 2) tous les oscillateurs posséderaient exactement la même période lorsqu’ils reçoivent ces mêmes tensions de contrôle. La réalité est différente, des disparités existent au niveau des oscillateurs et des amplificateurs suiveurs et elles doivent être minimisées.

Tout d’abord, analysons les résultats obtenus avec l’ASIC soumis et comparons les simu- lations avec les résultats mesurés. Le Tableau 5.1 présente les résultats de la variation du LSB selon 4 cas différents pour isoler les contributions. Lorsque soumis à une configuration identique, les résultats simulés et mesurés du LSB sont dans le même ordre de grandeur, soit un écart maximal d’environ 70 ps pour une moyenne d’environ 35 ps. Deux autres cas sont également présentés, soit lorsque le mésappariement n’affecte que les amplificateurs ou les oscillateurs (également représenté à la Figure 5.17).

Tableau 5.1 Mesure et simulation sur la variation du LSB des TDC en matrice Variation du LSB (ps) Moyenne Écart Min Max Écart

type max Mesurée 35 17 2 76 74 mésappariement total Simulée 32 11 3 69 66 mésappariement total Simulée 32 10.7 5 66 61

mésappariement des amplificateurs

Simulée 32 3 22 40 18

mésappariement des oscillateurs

0 20 (b) LSB (ps) No mbr e d’ év éne men ts 0 10 20 30 40 50 60 70 80 60 40 100 120 0 20 (a) LSB (ps) No mbr e d’ év éne men ts 20 25 30 35 40 80 60 40 100 120 140

Figure 5.17 Simulation de la variation du LSB du TDC en fonction du (a) mésappariement des oscillateurs seulement et (b) du mésappariement des am- plificateurs suiveurs seulement.

Cette information nous indique que la contribution majeure actuelle provient des amplifi- cateurs suiveurs qui servent à isoler les tensions de contrôle pour chaque oscillateur puisque son écart maximal est à 61 ps comparativement à 18 ps pour les oscillateurs seuls. Ceci

5.3. COMPLÉMENTS SUR L’ARTICLE 113 représente un défi d’optimisation afin de minimiser le décalage systématique en entrée afin que la tension en sortie du suiveur soit égale à l’entrée. Il faut donc augmenter la taille des transistors critiques pour réduire ce décalage sous 1 mV. De plus, il faudra éventuelle- ment modifier l’architecture de contrôle des TDC si l’on souhaite n’avoir aucune variation inter-pixel du LSB. Une solution est proposée dans le prochain chapitre à la section 6.8.4. Le second maillon faible qu’on peut identifier avec le tableau est que le LSB des TDC varie jusqu’à 18 ps (lorsque le LSB est centré à 32 ps) malgré que la même tension de contrôle est appliquée aux oscillateurs. Afin de réduire le mésappariement entre les oscillateurs, des simulations Monte Carlo ont été effectuées pour voir l’impact d’augmenter la taille des transistors individuels et deux tableaux de résultats en découlent : le Tableau 5.2 présente la période minimale de l’oscillateur pour différents corners et le Tableau 5.3 présente la variation du LSB en fonction de la taille. Il est important de valider la période minimale de l’oscillateur puisque celui-ci doit atteindre 500 ps et 490 ps dans tous les corners pour que le TDC puisse obtenir un LSB de 10 ps.

Tableau 5.2 Simulation - Période minimum des oscillateurs en fonction de la taille des transistors composant les inverseurs

Taille des transistors de l’inverseur Période minimum (ps) TT SS FS SF FF Taille originale (15*Wmin/2*Lmin) 382 441 386 379 332 Taille originale * 2 (30*Wmin/2*Lmin) 394 452 397 390 345 Taille originale * 4 (60*Wmin/2*Lmin) 449 510 452 445 398

Les simulations montrent bien que l’augmentation de la taille des transistors est limitée à × 4 la taille originale puisque l’oscillateur possède une période de 510 ps (Tableau 5.2) dans le corner SS (slow-slow). Le Tableau 5.3 présente l’amélioration de la variation du LSB pour les différentes tailles. L’écart maximal de la variation du LSB passe de 24.5 ps crête à 9.8 ps crête en augmentant la taille d’un facteur 4.

Tableau 5.3 Simulation sur la variation du LSB des TDC en matrice Taille des transistors de l’inverseur Variation du LSB (ps)

Moyenne Écart Min Max Écart

type max

Taille originale (15*Wmin/2*Lmin) 20,3 3,99 8,9 33,4 24,5 Taille originale * 2 (30*Wmin/2*Lmin) 21 2,6 13 30 17 Taille originale * 4 (60*Wmin/2*Lmin) 20,3 1,5 14,8 24,6 9,8 Cette constatation apporte des questions fondamentales par rapport à l’architecture : est- ce vraiment possible de ramener cette différence à 0 ? Est-ce qu’une tension commune est

une option viable lorsqu’on souhaite atteindre 10 ps LMH et donc un LSB de 5 ps. En considérant une variation de 9.8 ps maximum, il n’est pas réaliste d’avoir une seule tension de contrôle pour tous les TDC si on souhaite avoir un LSB moyenne de 5 ps. Une nouvelle solution doit être envisagée et elle sera présentée lors du prochain chapitre à la section 6.8.4

5.4

Conclusion

Cet article décrit la conception d’un circuit de lecture de matrice de SPAD. Le circuit a été fabriqué en CMOS 65 nm et a permis d’identifier et de quantifier les différentes contributions matricielles à la gigue temporelle. Ce chapitre permet de répondre à la question suivante :

Quelles sont les contributions matricielles externes à la cellule unitaire (SPAD, circuit d’étouffement, TDC) à la gigue temporelle et comment les réduire ?

L’électronique de lecture du convertisseur photon-numérique conçu possède trois contribu- tions matricielles : la variation de délai de pixel-à-pixel, le bruit en mode commun sur les tensions d’alimentation et les tensions de contrôle et la non-uniformité du LSB de pixel- à-pixel. La variation de délai de pixel-à-pixel est une contribution majeure dans les SiPM analogiques. La Figure 5.11 permet de bien montrer l’impact de cette variation. L’écart maximal est de l’ordre de 400 ps ce qui dégrade la gigue temporelle à 87 ps RMS. L’article explique qu’il est possible de mesurer, calibrer et corriger ces variations de délais et de ramener son impact à 0 ps. Cette contribution est donc corrigeable tant que l’on connaît quel SPAD a été déclenché.

Le bruit en mode commun sur les tensions d’alimentation et les tensions de contrôle provoque une seconde contribution matricielle lorsque les TDC sont intégrés dans une matrice. Lorsqu’on opère seulement un TDC à la fois dans la matrice, le TDC devrait atteindre environ 6 ps RMS pour un LSB de 15 ps. Pourtant, la meilleure gigue temporelle atteignable est de 8 ps RMS. Cela signifie que le bruit des circuits numériques ajoute un plancher de gigue temporelle à tous les circuits. De plus, comme la Figure 5.8 le montre, le nombre de TDC actifs fait augmenter significativement la gigue temporelle. Lorsque les 256 TDC actifs sont déclenchés en même temps, le bruit ajoute 13 ps RMS à la gigue temporelle (pour un total de 15 ps RMS), empêchant l’atteinte d’une gigue temporelle de 4 ps RMS. Par contre, si seulement 64 TDC sont actifs dans le pixel, la contribution du bruit est de 4 ps RMS, une valeur plus raisonnable pour l’objectif de 4 ps RMS. Le principal agresseur qui provient des circuits numériques est le signal d’horloge. Tel que recommandé dans la section 5.3, il faut disperser le signal d’horloge sur 1 ns et ajouter

5.4. CONCLUSION 115 le masquage d’horloge pour réduire son impact lors d’une mesure. Comme le montre la Figure 5.15, il a été possible de réduire la gigue temporelle de 18 ps RMS à 10 ps RMS en diminuant le nombre de TDC de 256 à 64. En améliorant l’isolation du bruit d’alimentation et sur le noeud de contrôle des TDC, il devrait être possible d’obtenir 4 ps RMS dans une prochaine révision du circuit.

La dernière contribution est la non-uniformité du LSB entre chaque TDC. Tel que pré- senté, même en augmentant au maximum la taille des oscillateurs pour que leur point d’opération reste valide, une variation du LSB est toujours présente. La question se pose, est-ce possible d’avoir un seul point de contrôle pour l’ensemble des oscillateurs ? Est-ce qu’on doit plutôt calibrer individuellement les tensions de contrôle de chaque oscillateur ? Le prochain chapitre propose un circuit d’asservissement pour les TDC et dans la section discussion, une nouvelle architecture est proposée pour contrôler individuellement chaque TDC et résoudre cette non-uniformité du LSB pixel-à-pixel.

CHAPITRE 6

Boucles à verrouillage de phase (PLL) pour

calibrer le TDC

6.1

Introduction

Le chapitre sur l’intégration matricielle n’a pas permis de résoudre le problème de la non-uniformité du LSB des pixels et ce chapitre abordera une solution pour y arriver. Une grande interrogation quant aux performances temporelles de notre circuit de lecture concerne la stabilité face aux variations de procédé, de température et de tension d’ali- mentation (PVT). Ce chapitre vise à discuter et à répondre aux questions suivantes :

– Comment gérer l’impact des variations de tension d’alimentations et de température sur la précision temporelle du détecteur complet ?

– Quelles sont les contributions matricielles externes à la cellule unitaire (SPAD, circuit d’étouffement, TDC) à la gigue temporelle et comment les réduire ?

Ce chapitre introduit un circuit basé sur deux boucles à verrouillage de phase (Phase- locked loop - PLL) afin de contrôler les performances des oscillateurs présents dans le TDC pour en stabiliser les performances en fonction de la température et de la tension d’alimentation. Ces résultats proviennent du circuit intégré ICSSHSR4 (Figure 5.2). Le circuit qu’on souhaite améliorer est le TDC Vernier développé par Roy [125] composé de deux anneaux oscillants. Dans cette architecture, le LSB du TDC est définie par la diffé- rence entre la période de chaque anneau oscillant. Dans la version précédente, les anneaux oscillants étaient contrôlés par des convertisseurs numérique-analogique (Digital-to-analog converter (DAC)) tels que présentés à la Figure 6.1. Pour fixer la période, la tension pro- venant du DAC est envoyée aux inverseurs appauvris en courant. Les transistors M1 et M4

composent l’inverseur et les transistors M2 et M3 contrôlent le courant, fixant le délai de

propagation de l’inverseur par les tensions Vp et Vn. Une tension constante est appliquée

afin d’obtenir une période fixe. Par contre, puisqu’une variation de la température ou de la tension d’alimentation ont un impact sur le délai de propagation de l’inverseur, la période de l’oscillateur est susceptible de varier. L’étude faite par Roy [125] montre que les anneaux oscillants de l’architecture Vernier développée possèdent une dépendance aux variations de

température (0,7 ps/℃) et de tension d’alimentation (0,5 ps/mV). Pour compenser cette variation, un circuit de rétroaction devrait être ajouté pour ajuster conséquemment les tensions de contrôle (Vp et Vn) pour obtenir une période fixe.

Départ

Arrêt

TDC

Osc. rapide

Cir

cuit

de

coïnci

dence

Tampon analogique Tampon analogique

Tension externe

V

_p

& V

_n

(ex: DACs)

Tension externe

V

_p

& V

_n

(ex: DACs)

Osc. lent VDD Sortie V_p V_n Entrée M1 M₂ M3 M₄ Inverseur appauvri inversé

…

…

Figure 6.1 Schéma électronique simplifié du TDC. L’anneau oscillant est com- posé de plusieurs inverseurs contrôlés par des tensions externes. Chaque inver- seur est composé de 4 transistors. Les transistors M1et M4composent l’inverseur

et les transistors M2 et M3 sont les transistors qui contrôlent le courant qui fixe

le délai de propagation de l’inverseur.

La première solution étudiée consiste en la conception d’une boucle de rétroaction avec les éléments déjà en place, soit le TDC et le DAC à l’externe du circuit intégré. Pour faire une boucle de rétroaction, il faut d’abord mesurer les caractéristiques du TDC à l’aide d’un histogramme de densité de code [100, 125]. Cet histogramme permet de déterminer le LSB du TDC au point d’opération courant (température et tension d’alimentation). Ensuite, la tension de contrôle est ajustée à l’aide du DAC et un nouvel histogramme de densité de code est produit afin de déterminer la nouvelle valeur du LSB du TDC Basé sur des mesures effectuées avec la matrice développée au chapitre 5, il faut environ 17 secondes pour compléter une itération de rétroaction sur une matrice de 64 TDC Vernier. Puisqu’il faut effectuer plusieurs fois la boucle de rétroaction pour le LSB voulue, cette boucle de rétroaction est exigeante en temps. En TEP, elle pourrait donc être effectuée avant d’effectuer une acquisition. Par contre, puisque le détecteur sera en temps mort pendant une calibration, il ne sera pas possible de calibrer pendant une acquisition TEP.

6.2. ARCHITECTURE 119 Cela signifie également que ce type de calibration ne peut pas corriger des variations de température ou de tension d’alimentation à l’intérieur de 17 secondes (ou quelques minutes si on considère qu’il faut plusieurs cycles de rétroaction pour bien calibrer le système). Si on prend en exemple le scanner TEP LabPET II lapin, le scanner possède 50 000 dé- tecteurs [18]. Si chacun de ces détecteurs est composé d’une matrice telle que présentée au chapitre 5, la boucle de rétroaction externe avec des DAC sera très exigeante en ressource, principalement pour construire les histogrammes de densités de codes. Le cas d’utilisation à 17 secondes demandait l’utilisation d’un FPGA et d’un ordinateur. Considérant cela, une méthode sans temps mort, sans utilisation de traitement de signal et interne au circuit intégré serait préférable.

L’état de l’art des oscillateurs propose différentes solutions afin d’atteindre une meilleure immunité aux variations de température et de tension d’alimentation. La première solution est de concevoir un circuit résistant de par son architecture. Il existe quelques exemples dans la littérature, mais celle-ci demande beaucoup plus d’espace pour implémenter le circuit [165] ou beaucoup plus de consommation de puissance [111] que l’architecture utilisée [100]. Ce sont deux critères sur lesquels il n’est pas possible de faire de compromis. Une seconde solution provient d’un autre type de TDC, le TDC à simple anneau oscillant. Pour ce type d’architecture, plusieurs circuits utilisent une boucle à verrouillage de phase (Phase-locked loop (PLL)) pour stabiliser la période de l’oscillateur face aux variations de température et de tension d’alimentation [157, 54, 121]. La boucle à verrouillage de phase est un circuit de rétroaction utilisé pour asservir un oscillateur à une fréquence (ou une période) fixe.

Ce chapitre présente un nouveau circuit constitué d’un TDC Vernier à anneaux oscillants et de deux boucles à verrouillage de phase afin d’obtenir un TDC compensé pour les variations de température et de tension d’alimentation. Ce chapitre présente l’architecture ainsi que les résultats de stabilité en température et en tension d’alimentation pour le LSB du TDC et la linéarité. Afin d’évaluer les performances de cette boucle de rétroaction, les résultats en température et tension d’alimentation sont comparés à un TDC possédant un contrôle externe fixe. Cela permet d’évaluer à quel niveau cette nouvelle approche améliore le circuit précédemment conçu.

6.2

Architecture

Le TDC permet de mesurer le temps entre l’arrivée d’un signal de départ (signal provenant du SPAD) et un signal d’arrêt (horloge système) en deux étapes (Figure 2.20) [125, 124, 100]. D’abord, le TDC compte le nombre de cycles de l’oscillateur lent (période de 500 ps)

entre le signal de départ et le signal d’arrêt. Ensuite, la deuxième interpolation se fait à l’aide du second anneau oscillant plus rapide (période de 490 ps) afin d’obtenir un LSB de 10 ps (Eq. 6.1).

ResolutionT DC = P eriodeLent− P eriodeRapide (6.1)

Deux PLL sont ajoutées au TDC à titre de circuit auxiliaire. Ces deux PLL permettent d’augmenter l’immunité aux variations de température et de tension d’alimentation des oscillateurs Vernier. La PLL se compose de 5 modules principaux (Figure 6.2) : un détec- teur phase-fréquence (Phase frequency detector (PFD)), une pompe de charge, un filtre de boucle, un anneau oscillant (VCRO) et un diviseur. Le PFD permet de comparer la phase et la fréquence d’une référence externe (un oscillateur très précis intégré sur le PCB) avec la fréquence de l’oscillateur (une fois divisée). Le PFD envoie donc un signal Haut ou Bas pour augmenter ou réduire la période de l’oscillateur afin qu’il corresponde à la période de la référence externe. Les signaux Haut et Bas sont envoyés à une pompe de charge, un circuit permettant d’envoyer ou de retirer des charges à la capacité du filtre de boucle. Cette opération ajuste la tension au noeud de contrôle (V_Ctrl) et ainsi modifie la période de l’anneau oscillant. L’oscillateur de la PLL possède une période de 500 ps et a besoin d’une référence égale à un multiple entier de cette période. Le système reçoit déjà une horloge de 4 ns (ou 8×500 ps), donc une référence à 250 MHz est tout indiquée pour contrôler la PLL. Le signal de sortie de l’oscillateur est divisé par un facteur 8 afin d’être à la même période que la référence externe.

En utilisation, lorsque la période du VCRO change dû à une variation de la température ou de la tension d’alimentation, le PFD détecte ce changement de fréquence. Conséquemment, le circuit envoie un signal Haut ou Bas à la pompe de charge pour qu’elle ajuste la tension du noeud de contrôle, et donc la période du VCRO. Cette opération s’effectue à toutes les périodes du signal de référence (4 ns), ce qui permet de compenser les variations très rapidement.

Par contre, une différence fondamentale existe entre le TDC et la PLL. L’anneau oscillant du TDC doit pouvoir s’arrêter et démarrer en fonction des signaux à mesurer alors que la PLL requiert que le VCRO oscille en permanence pour effectuer la boucle de rétroaction. À cause de cette différence, la PLL inclut une copie de l’anneau oscillant et propage ensuite la tension de contrôle aux deux anneaux oscillants afin qu’ils soient asservis de manière identique (Figure 6.2). Dans cette étude, puisque ces deux anneaux oscillants subissent des variations similaires de température et de tension d’alimentation (ils sont à 50 µm

6.2. ARCHITECTURE 121 Slow Osc Diviseur par 8 PLL 1 Ref: 250 MHz Osc.: 250 MHz Osc.: 2 GHz Haut Bas V_ctrl1 Départ Arrêt TDC Cir cuit de coïncidence OSC. Diviseur par 8 PLL 2 Ref: 255 MHz Osc.: 255 MHz Osc.: 2,04 GHz V_ctrl2 OSC. Reset Reset PFD Pompe de charge Source de courant Filtre de boucle Haut Bas Reset Reset PFD Pompe de charge Source de courant Filtre de boucle Osc. Lent Osc. Rapide

Figure 6.2 Schéma électronique simplifié du circuit TDC contrôlé par deux PLL. Chaque PLL contrôle et asservit une copie de l’oscillateur présent dans le TDC. En utilisant des références externes de 250 MHz et 255 MHz, le TDC possède une période d’oscillateur lent de 500 ps et un LSB de TDC de 10 ps.

de distance à l’intérieur du circuit intégré, voir Figure 6.3), lorsque la PLL corrige la période de son anneau oscillant, elle corrige également celui du TDC. Par contre, lorsque la PLL sera intégrée dans une architecture matricielle, il sera important de considérer le mésappariement du layout de la PLL avec les anneaux oscillants présents dans la matrice. Dans un mode d’opération standard, la sortie de la PLL est la sortie du VCRO. Dans notre cas d’utilisation, la tension V_ctrl est la sortie et donc le noeud critique.

Deux PLL identiques ont été implémentés avec deux références externes distinctes. Cela permet d’utiliser le même circuit, d’avoir un diviseur de fréquence identique et d’avoir des performances similaires pour chaque PLL et donc pour chaque anneau oscillant du TDC. Une autre solution aurait été d’utiliser le même signal de référence, mais en utilisant des diviseurs différents pour chaque anneau oscillant du TDC. Par contre, si les deux diviseurs sont différents, mais fixes, cela limite les valeurs de LSB que le TDC peut atteindre. En utilisant des références différentes par PLL, cela permet d’être très flexible sur les valeurs de période de chaque anneau oscillant et de tester les limites du circuit. Modifier la valeur du signal de référence de manière très précise est simple puisqu’il est possible d’utiliser des oscillateurs programmables commerciaux très performants (ex : LMK61E2)

Les circuits ont été conçus en CMOS 65 nm et l’espace total utilisé est de 100 × 150 µm2

obtenir exactement la même implémentation qu’à l’intérieur du TDC pour minimiser le mésappariement. 150 µm Filtre de boucle Filtre de boucle TDC OSC. 2 OSC. 1

Dans le document Électronique d’un convertisseur photon-numérique 3D pour une résolution temporelle de 10 ps FWHM (Page 139-153)