Caractérisation et modélisation de nouvelles capacités «Through Silicon Capacitors» à forte intégration pour la réduction de consommation et la montée en fréquence dans les architectures 3D de circuits intégrés

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Submitted on 26 Sep 2017

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Caractérisation et modélisation de nouvelles capacités

“Through Silicon Capacitors” à forte intégration pour la réduction de consommation et la montée en fréquence

dans les architectures 3D de circuits intégrés

Khadim Dieng

To cite this version:

Khadim Dieng. Caractérisation et modélisation de nouvelles capacités “Through Silicon Capacitors” à forte intégration pour la réduction de consommation et la montée en fréquence dans les architectures 3D de circuits intégrés. Micro et nanotechnologies/Microélectronique. Université Grenoble Alpes, 2016. Français. �NNT : 2016GREAT107�. �tel-01593356�

THÈSE

Pour obtenir le grade de

DOCTEUR DE L’UNIVERSITÉ DE GRENOBLE

Spécialité : Nano électronique et Nano technologies

Arrêté ministériel : 7 août 2006

Présentée par

Khadim Dieng

Thèse dirigée par Bernard Fléchet et Co-encadrée par Cédric Bermond

préparée au sein du Laboratoire IMEP-LAHC

dans l'École Doctorale Électronique, Électrotechnique, Automatique & Traitement du signal (EEATS)

Caractérisation et modélisation de nouvelles capacités « Through Silicon Capacitors » à forte intégration pour la réduction de consommation et la montée en fréquence dans les architectures 3D de circuits intégrés

Thèse soutenue publiquement le 23 Novembre 2016, devant le jury composé de :

M. Bruno SAUVIAC

Professeur,Université Jean Monnet, Président

M. Francis CALMON

Professeur, INSA Lyon, Rapporteur

M. Thierry LE GOUGUEC

Maître de conférences, HDR, Université de Bretagne Occidentale, Rapporteur

M. Bernard FLÉCHET

Professeur,Université de Savoie Mont Blanc, Directeur de thèse

M. Cédric BERMOND

Maître de conférences, Université de Savoie Mont Blanc, Co-directeur de thèse

M. Sylvain JOBLOT

Ingénieur-docteur, STMicroelectronics, invité

1

2 A ma mère, Ndèye Léna et mon père, Cheikh

A toute ma famille, mes frères et sœurs.

« L'amour d'une famille, le centre autour duquel tout gravite et tout brille » - Victor Hugo

3

4

Remerciements

Le travail présenté dans ce manuscrit a été réalisé au sein du Laboratoire d'hyperfréquences et caractérisation de l’Institut de microélectronique, électromagnétisme et photonique (IMEP-LAHC) à l’université de Savoie Mont Blanc. Je remercie chacun des membres du Jury de thèse d’avoir accepté de consacrer du temps à l’examen de mon manuscrit, pour l’intérêt qu’ils ont porté à mon travail et leurs remarques qui ont permis d’améliorer ce manuscrit.

Je remercie mon directeur de thèse, Bernard Fléchet ainsi que mes encadrants et proches collaborateurs Cédric Bermond, Philippe Artillan et Thierry Lacrevaz pour leur confiance, leur soutien, leur disponibilité et leurs précieux conseils qui m’ont permis de mener à bien ces travaux. Merci pour toutes les discussions, ces réflexions, idées et propositions pour répondre à ces nombreuses problématiques rencontrées lors de ces trois années de thèse. Je ne soulignerai jamais assez à quel point vous avez joué un rôle important dans l’aboutissement de mes travaux. Vous m’avez consacré du temps et de l’énergie et je vous en suis reconnaissant. Je n’oublierai pas tous ces moments qu’on a partagés, que ça soit au labo ou lors des conférences (Cork, San Diego, Turin). En parlant de conférence, mention spéciale à Grégory Houzet. J’ai découvert le Death Valley et Las vegas avec toi. Ce fut une aventure incroyable.

Je remercie mes collaborateurs industriels Sylvain Joblot et Alexis Farcy de STMicroelectronics ainsi que Yann Lamy du CEA LETI. Vous avez joué un grand rôle dans l’aboutissement de ces travaux de thèse. Merci pour votre disponibilité, vos réponses à mes questions et votre collaboration tout au long de ces trois années. Une mention spéciale à Olivier Guiller pour sa collaboration, ses conseils et toutes les informations qu’il a pu mettre en ma disposition.

Je tiens également à remercier tous les membres du Laboratoire pour leur accueil et leur sympathie à mon égard : Jean-Louis, Jean François, Emilie, Magalie, Frédéric, Gwenaël (Monsieur Gaborit), Fernanda, Gilbert, Stéphane, Florent, Sylvain, Anne Laure et tous ceux que j’ai pu oublier. Je ne pouvais tomber sur un meilleur endroit pour réaliser mes travaux de thèse. Mention spéciale à Jonathan Oden, Robert, Lauranne, Cyril: You, Guys, are awesome (L’anglais, c’est pour toi Robert). Jon, merci pour tes conseils et d’avoir facilité mon intégration au laboratoire. J’ai apprécié partager un bureau avec toi et toutes nos discussions.

Une mention très spéciale pour Marième Tandiang. Merci pour ton soutien moral dans la dernière ligne droite. Je remercie également mes amis pour leur soutien.

Et pour finir, je remercie toute ma famille, ma mère, mon père ainsi que mes frères et sœurs. Malgré cette distance qui nous sépare, j’ai toujours senti votre présence. Je n’ose imaginer ma vie sans vous.

5

6

Table des matières

Introduction générale ... 10

Chapitre I : Cadre de l’étude ... 14

I. Evolution des circuits intégrés ... 15

I.1. Limitation de l’intégration 2D ... 15

I.1.A. La loi de Moore et ses limites ... 15

I.1.B. Impact de la loi de Moore sur les interconnexions ... 16

I.1.C. Evolution des architectures planaires: vers des systèmes intégrés ... 16

I.2. Vers l’intégration 3D ... 17

I.3. Conclusion sur l’évolution des circuits intégrés ... 19

II. Le réseau de distribution de la puissance ... 20

II.1. Principe et fonctionnement ... 20

II.2. Bruit du PDN ... 21

II.3. L’impédance cible ZTARGET d’un PDN ... 22

II.4. Utilisation des condensateurs de découplage dans les PDN ... 23

II.5. Conclusion sur les réseaux de distribution de puissance (PDN)... 25

III. Les condensateurs MIM ... 26

III.1. Comportement d’un condensateur MIM ... 26

III.2. Modèles pratiques d’un condensateur ... 27

III.3. Principe du découplage capacitif ... 28

III.4. Critères de performances d’un condensateur MIM ... 29

III.4.A. La capacité ... 29

III.4.B. La tension de claquage ... 30

III.4.C. Le courant de fuite ... 31

III.4.D. Les éléments parasites associées ... 31

III.4.E. L’impédance d’accès d’un condensateur ... 34

III.5. Pertes diélectrique ... 35

III.6. Les condensateurs pour les opérations de découplage ... 36

III.6.A. Les condensateurs montés en surface (CMS) ... 36

III.6.B. Les condensateurs intégrés dans le substrat ... 36

III.6.C. Les Through Silicon capacitors (TSC) ou Condensateurs Traversant le Silicium.... 41

IV Les techniques de caractérisation sous pointe ... 43

IV.1. Les mesures à l’impédance-mètre ... 44

7

IV.1.A. Principe du pont auto équilibré ... 44

IV.1.B. Techniques de mesure avec l’analyseur d’impédance ... 45

IV.2. Les mesures à l’analyseur de réseaux ... 46

Chapitre II : Le composant TSC « axial » ... 48

I. Caractéristique géométrique du composant TSC « axial » ... 49

II. Choix et démarche pour la méthode modélisation ... 49

II.1. Synoptique de la démarche et modélisation par segments ... 49

II.2. Approche segmentée : choix de l’approche quasi-statique ou Full Wave ... 51

II.2.A. L’approche Full Wave... 51

II.2.B. L’approche Quasi-Statique ... 51

III. Modélisation des composants « TSC axial » ... 52

III.1. Choix des segments pour la modélisation ... 52

III.2. Modèle électrique des composants TSC « axial » et démarche de calcul ... 53

III.3. Etape 1 : Matrice chaine et admittance entre les plans A’ et B’ ... 54

III.3.A. Modèle électrique et matrice chaine du corps des TSC : ABCDCorps ... 54

III.3.B. Matrice chaine des capots inférieurs (ABCDCapotSUP) et supérieur (ABCDCapotINF)... 57

III.4. Etape 2 : matrice admittance entre les plans A’’ et B’’ ... 58

III.5. Etape 3 : Calcul de l’impédance globale Zeq de la matrice ... 60

IV. Application de la méthode de modélisation ... 62

V. Conclusion ... 65

Chapitre III : Modélisation et caractérisation du composant TSC « radial » ... 66

I. Présentation de l’architecture des TSC « radial » ... 67

II. Modélisation des composants TSC « radial » ... 67

II.1. Choix des segments pour la modélisation ... 67

II.2. Schéma électrique équivalent et démarche de modélisation ... 69

II.3. Etape 1 : calcul des matrices admittance des segments ... 70

II.3.A. Matrice admittance du fond de TSC (culot) ... 70

II.3.B. Matrice admittance et impédance des corps des composants TSC « radial » ... 70

II.3.C. Matrice admittance et impédance des capots des TSC « radial » ... 71

II.4. Etape 2 : Calcul de la matrice d’impédance au plan B ... 74

II.5. Etapes 3 : Calcul de l’impédance d’entrée du TSC « radial » au plan A ... 76

III. Résultats de mesures et de modélisation sur les prototypes ... 76

III.1. Prototypes de 1^ère génération ... 77

8

III.1.A. Empilement technologique des prototypes de 1^ère génération ... 77

III.1.B. Description des Dispositifs Sous Test (DST) des prototypes de 1^ère génération ... 79

III.1.C. Modélisation fréquentiel des composants ... 80

III.1.D. Mesure des caractéritiques diélectriques de l’empilement MIM ... 80

III.1.E. Résultats de mesures fréquentielles et de modélisations ... 83

III.2. Prototypes de 2^ème génération ... 86

III.2.A. Empilement technologique des prototypes de 2^ième génération ... 86

III.2.B. Description des Dispositifs Sous Test (DST) des prototypes de 2^ième génération .. 87

III.2.C. Mesures fréquentielles et modélisation des composants ... 88

III.2.D. Résultats de mesures fréquentielles et de modélisation ... 89

III.2.E. Mesures des composants ne présentant pas une configuration GSG ... 90

IV. Conclusion ... 91

Chapitre IV : Comparaison des deux configurations de capacités à base de TSC et application au PDN ... 94

I. Modélisation de l’impédance des matrices de TSC ... 95

I.1. Optimisation de la surface de la matrice ... 95

I.2. Présentation des deux architectures modélisées ... 96

I.3. Présentation des excitations ... 97

I.4. Résultats de modélisation ... 98

I.4.A. Excitation quasi-équipotentielle ... 99

I.4.B. Excitation sur le côté des capots ... 100

I.4.C. Analyse des résultats et explications des phénomènes observés ... 101

I.5. Cas du composant TSC radial : Etudes des éléments parasites ... 104

II. Etude de l’impact des TSC sur les performances des Réseaux de Distribution de Puissance (PDN).. ... 106

II.1. Schéma électrique du PDN et définition de l’impédance cible ... 106

II.1.A. Schéma électrique du PDN ... 106

II.1.B. Définition de l’impédance cible et du bloc QTSC ... 107

II.2. Présentation d’une cellule élémentaire QUNIT d’une matrice de TSC ... 108

II.2.A. Présentation de la technologie et de la matrice ... 108

II.2.B. Modèle électrique complet de la cellule QUNIT ... 110

II.3. Analyse fréquentielles et transitoire du PDN ... 111

II.3.A. Analyse fréquentielle de l’impédance du PDN ... 111

II.3.B. Analyse transitoire de la tension de sortie pour un appel de courant ... 113

9

III. Conclusion ... 115

Conclusion générale et perspectives ... 116

Liste des publications ... 120

Références ... 122

Annexes ... 128

I Présentation de l’impédance-mètre 4294A ... 129

I.1. Constitution de l’analyseur d’impédance ... 129

I.2. Calibrage et compensation à l’analyseur d’impédance ... 130

II Présentation de la mesure à l’aide de l’analyseur de réseau Vectoriel... 131

II.1. Principe de mesure de l’analyseur de réseaux vectoriel (VNA) ... 131

II.2. Notion de calibrage au VNA ... 132

Résumé ... 134

Abstract ... 135

10

Introduction générale

La diminution de la longueur de grille des transistors a été le moteur essentiel de l’évolution des circuits intégrés (C.I) microélectroniques durant ces dernières années. Cette diminution de la taille des transistors a entrainé une réduction de la taille des puces, conduisant à l’augmentation des fonctions intégrables dans une même puce. Il en a résulté l’amélioration des performances globales des circuits et systèmes microélectroniques.

Cette miniaturisation de systèmes électroniques a entrainé une densification des lignes d’interconnexion au sein des circuits intégrés et des cartes, principal frein à l’augmentation des performances mentionnées précédemment. Afin de limiter l’impact de ces interconnexions sur le fonctionnement des circuits, l’intégration 3D ou l’empilement vertical des puces les unes sur les autres, a été introduite. Elle permet de remplacer les longues lignes d’interconnexion par des interconnexions verticales plus courtes et présentant de meilleures performances électriques.

Cette intégration 3D n’est pas encore parfaitement mature au niveau technologique pour passer à une production industrielle de masse. Toutefois, une solution intermédiaire, connue sous le nom d’intégration 2.5D, permet de bénéficier des premiers avantages de l’intégration 3D (e.g. utilisation d’interconnexions courtes, intégration côte à côte des puces..). Elle consiste en l’utilisation d’un étage d’accueil connu sous le nom d’interposeur silicium et les vias traversant ce silicium (Through Silicon Via - TSV) pour router le signal d’un étage à l’autre. Cet interposeur est utilisé pour le placement côte à côte des puces. Il est reporté sur une matrice de bille (Ball Grid Array - BGA) du circuit intégré qui est lui-même reporté sur le circuit imprimé (Printed Circuit Board – PCB). L’utilisation de cet interposeur permet la densification des lignes d’interconnexion ainsi qu’une augmentation des bus de communication entre les puces qui y sont reportées. Toutefois, cette densification des lignes d’interconnexions, associée à l’augmentation des performances des circuits et fonctions intégrables dans la puce, entrainent une augmentation de l’impédance parasite du réseau de distribution de puissance (Power Distribution Network-PDN). Cette impédance parasite est néfaste pour l’intégrité de l’alimentation des composants actifs présents dans le circuit. Son augmentation multiplie le risque d’apparition d’erreurs logiques conduisant au dysfonctionnement d’un système. Il est donc nécessaire de réduire l’impédance des PDN de ces circuits intégrés.

Les condensateurs de découplage sont fortement utilisés pour réduire l’impédance des PDN des circuits intégrés et favoriser leur montée en fréquence. Pour des opérations de découplage en hautes fréquences dans les circuits intégrés, ces condensateurs sont largement intégrés dans les puces, au plus près des composants actifs. Pour réaliser de bonnes opérations de découplage, de grandes valeurs de capacités doivent être utilisées, nécessitant ainsi l’utilisation de grandes surfaces de puce. Or, l’intégration de grandes valeurs de capacité sur la puce est contraire à l’objectif de miniaturisation des ces circuits intégrés. De plus, le coût d’une puce est lié à sa surface ce qui rend la miniaturisation des C.I un des objectifs majeurs des technologues. Il est donc nécessaire d’utiliser d’autres étages du circuit intégrés 3D pour intégrer de grandes valeurs de capacité. L’interposeur silicium, offre donc une solution attractive d’intégration de condensateurs de découplage.

Les travaux présentés dans ce manuscrit portent sur l’étude des performances fréquentielles d’une nouvelle génération de condensateurs 3D intégrés à travers l’interposeur silicium, en vue d’améliorer les opérations de découplage des PDN. Ces condensateurs portent le nom de « Through Silicon Capacitors (TSC) » ou Condensateurs Traversant le Silicium ». Ces condensateurs 3D sont basés sur l’intégration d’un empilement capacitif Métal-Isolant-Métal (MIM) dans la profondeur de l’interposeur

11

silicium. Cet empilement MIM est constitué de deux fines couches de TiN (variant entre 80 et 200 nm) séparées par une fine couche de diélectrique. Les matériaux diélectriques utilisés sont l’alumine (Al2O3, 20 nm) ou l’oxyde de Tantale (Ta2O5, 40 nm). L’utilisation de la 3^ième dimension de l’interposeur silicium permet d’augmenter la densité de capacité d’un facteur 7 (35 nF/mm²) comparé à un condensateur MIM planaire avec les mêmes propriétés diélectriques (5 nF/mm²).

Ils existent deux types d’architectures de ce TSC comme indiquées sur les Figures 1 et 2 : l’architecture TSC « axial » et l’architecture TSC « radial ». La principale différence entre ces deux architectures réside sur la localisation de leurs électrodes supérieure et inférieure:

- L’architecture TSC « axial » a ses électrodes supérieure et inférieure, désignées respectivement par capots supérieur et inférieur, situées sur les faces avant et arrière de l’interposeur silicium (Figure 1). Ces capots correspondent au niveau de métallisation Métal 1 (M1) du niveau Back End Of Line (BEOL) et au niveau des lignes de redistribution (ReDistribution Line) situé sur la face arrière de l’interposeur silicium.

- L’architecture TSC « radial » a ses électrodes supérieure et inférieure localisées sur la même face (face avant) de l’interposeur silicium (Figure 2). Ces capots correspondent aux niveaux de métallisation Métal 1 (M1) et Métal 2 (M2) du niveau Back End Of Line (BEOL) du circuit intégré 3D.

Figure 1 Vue en coupe de la structure d’un composant TSC « axial »

Figure 2 Vue en coupe de la structure d’un composant TSC « radial »

Ces électrodes supérieure et inférieure permettent de connecter les électrodes intérieure et extérieure des vias de TSC au reste du circuit. Elles sont également utilisées pour regrouper les TSC en matrice. Un exemple d’une vue de dessus d’une matrice de TSC est donnée sur la Figure 3. Le regroupement des TSC en matrice permet d’obtenir de grandes valeurs de capacités nécessaires pour les bonnes opérations de découplage.

12

Figure 3 Exemple d’une matrice de 1008 TSC, présentant une capacité d’environ 10 nF

La principale innovation des TSC réside sur l’utilisation de couches de cuivre sur les électrodes en TiN, notamment sur les électrodes intérieure et extérieure. L’utilisation de la couche de cuivre, avec une très bonne conductivité (45 à 58 MS/m) permet de réduire considérablement la résistance parasite associée aux composants TSC.

Nos objectifs ont été d’établir des modèles électriques des deux familles de TSC valables sur une large bande de fréquence (du DC à 40 GHz) puis de les utiliser pour quantifier les performances électriques de ces condensateurs en fonction des paramètres technologiques (dimensions, matériaux, architectures) afin d’étudier les paramètres les plus critiques et de proposer des solutions d’optimisation. Il s’agit donc d’une étude au niveau du composant au sens élémentaire du terme. Ce premier objectif a bien entendu nécessité une étape de caractérisation expérimentale permettant de valider nos modèles de composant TSC. Le deuxième objectif a consisté à comparer les performances respectives de deux familles de TSC et ceci dans un cadre réaliste d’utilisation, c’est à dire en prenant en compte leur intégration dans des matrices contenant plusieurs centaines de TSC et en prenant aussi en compte les conditions de connexion sur chaque TSC au sein de la matrice. Cette vision nous permet d’atteindre un niveau plus proche du système. Le troisième objectif était de quantifier le gain apporté par ces nouvelles générations de capacités de découplage sur le réseau d’alimentation d’un circuit réalisé sur interposer. Nous avons pu ainsi atteindre le niveau d’analyse d’un système complet.

Ce manuscrit contient quatre chapitres qui détaillent les travaux réalisés. Le premier chapitre présente le cadre de l’étude. En premier lieu, l’évolution des circuits intégrés est présentée. En partant des architectures planaires ainsi que leurs limitations, l’intégration 3D est abordée. En second lieu, le réseau de distribution de la puissance (Power Distribution Network – PDN) des circuits intégrés 3D est présenté ainsi que le rôle du condensateur de découplage au sein de ce réseau. En troisième partie, les condensateurs de découplage sont exposés. Le principe du découplage capacitif ainsi que les critères de performances des condensateurs pour une bonne opération de découplage sont également abordés. Un état de l’art des solutions de découplage dans les circuits intégrés 3D est présenté ainsi que l’impact du positionnement de ces derniers sur le découplage du PDN. En dernière partie de ce chapitre, les techniques de caractérisation sont présentées. Cette partie sera principalement consacrée aux modèles électriques extraits des mesures basses fréquences à l’impédance-mètre et aux mesures hautes fréquences réalisées à l’aide d’un analyseur de réseau vectoriel (Vectorial Network Analyzer – VNA).

13

Le second chapitre porte sur la modélisation électromagnétique du composant TSC « axial ». Dans la première partie, une description technologique de ce composant est donnée. Ensuite, la méthode de modélisation basée sur une approche segmentée est détaillée pour ce type de composants. En dernière partie, quelques résultats de modélisations de diverses matrices de composants TSC « axial » seront présentés.

Le troisième chapitre porte sur la modélisation électromagnétique du composant TSC « radial ».

Dans la première partie, une description technologique de ce composant est donnée. Ensuite, la méthode de modélisation basée sur une approche segmentée est détaillée pour ce type de composants. En dernière partie, les prototypes de ce composant réalisés par nos partenaires industriels sont présentés. Les résultats des mesures réalisés sur ces prototypes ainsi que les résultats de modélisations sont confrontés afin de valider la méthode de modélisation proposée.

Le quatrième chapitre de ce manuscrit porte sur une comparaison des performances des deux architectures de TSC : le composant TSC « axial » et le composant TSC « radial ». Cette étude comparative est basée sur la modélisation de différentes tailles de matrice de ces composants ainsi qu’un ensemble de scénarios d’intégration donnés. Une partie de l’étude porte également sur l’intégration des composants TSC pour le découplage du réseau d’alimentation (PDN) dans un circuit intégré 3D.

Ainsi, ce travail a permis le développement de méthodes de modélisation propres aux deux architectures de TSC et de quantifier le comportement électrique de capacités intégrant de larges matrices de TSC. Il a pu être montré que les TSC répondent aux besoins de fortes valeurs de capacité pour les opérations de découplage. Leur positionnement dans l’interposeur, proche des puces actives, permet d’offrir des solutions de découplage dans les hautes fréquences (> 1 GHz).

14

Chapitre I : Cadre de l’étude

15

I. Evolution des circuits intégrés

I.1. Limitation de l’intégration 2D

I.1.A. La loi de Moore et ses limites

Née avec l’invention du transistor en 1947, l’industrie de la microélectronique a connu de grandes avancées technologiques en un peu plus d’un demi-siècle. Ces avancées sont accompagnées par l’apparition d’applications diversifiées, une amélioration progressive des performances avec la diminution de la taille des transistors prévue par Gordon Moore en 1965 et connue sous le nom de

« Loi de Moore ». Cette loi, revue en 1975 [1], a prévu un doublement du nombre de transistors dans un processeur tous les 2 ans environ [2]. Elle a été vérifiée au cours des années comme le montre l’évolution exponentielle du nombre de transistors dans les processeurs donnée sur la Figure I. 1 entre 1965 et 2015. A titre d’exemple, le processeur le puissant en 2015, le 15-core Xeon, contient plus de 4 milliards de transistors.

Figure I. 1 [2] Nombre de transistors au sein des processeurs en fonction de leur année de production. La droite correspond à la loi de Moore de 1975

16 Cette augmentation du nombre de transistor est couplée à une diminution de la taille de ces derniers (diminution de la longueur de grille). Depuis la commercialisation des circuits intégrés en 1960 jusqu’à aujourd’hui, on est donc passé de quelques transistors à l’intégration de milliards de transistors sur une surface plus petite. A cela s’ajoute une amélioration des performances des transistors telles que le niveau de courant délivré ou le temps de propagation. Toutefois, la vérification de la loi de Moore ne peut être garantie éternellement. En effet, la conférence ITRS (International Technlology Roadmap for Semiconductors) qui définit les feuilles de route pour l’évolution de la microélectronique, prévoit des composants nanométriques dans les futurs processeurs [3]. A cette échelle, on atteint des dimensions critiques (l’ordre de quelques atomes) pouvant ainsi altérer les performances électriques des transistors avec l’apparition de large courant de fuite à travers l’oxyde de grille (phénomène quantique d’effet tunnel). L’apparition de ces phénomènes constitue la principale limite de la réduction de la taille des transistors MOS.

I.1.B. Impact de la loi de Moore sur les interconnexions

Les interconnexions ajoutent des éléments parasites résistifs (R), inductifs (L) et capacitifs (C) aux circuits intégrés. Elles sont identifiées comme étant le facteur pouvant le plus limiter les performances des circuits et systèmes en termes de bande passante et de latence. Elles constituent donc une limite d’accroissement des performances des circuits intégrés. Elles sont également à l’origine de la dissipation d’une grande partie de l’énergie.

La miniaturisation des niveaux FEOL (Front End Of Line), avec la diminution de la taille des transistors et l’augmentation des densités d’intégration, entraine une densification des lignes d’interconnexion du niveau BEOL (Back End Of Line) qui relient les transistors et le reste du circuit.

Cette densification devient de plus en plus agressive avec l’évolution des nœuds technologiques et la réduction des longueurs de grille des transistors prévus par l’ITRS de 2015 et donné sur le Tableau I. 1 [4]. Cette densification est associée à la miniaturisation des pistes métalliques et la diminution du pitch (espacement) entre les interconnexions métalliques du BEOL. Cela a pour effet une augmentation des couplages capacitifs et inductifs entre les pistes métalliques mais aussi une augmentation de leurs résistances.

Années 2014 2016 2018 2020 2023 2025

Génération ou nœuds technologique (nm)

14 10 7 5 3 1.5

« Pitch » entre lignes métalliques intermédiaires (nm)

52 36 24 16 10 10

Tableau I. 1 [4] : Prévision des futures générations technologiques et l’espace entre les lignes intermédiaires

I.1.C. Evolution des architectures planaires: vers des systèmes intégrés

Les interconnexions étant l’un des facteurs qui limitent les performances des systèmes, il est crucial de réduire leur impact en réduisant leurs longueurs. Ceci permettra de répondre aux besoins accrus en bande passante, d’augmenter les puissances de calculs et de réduire la consommation énergétique.

Pour ce faire, l’évolution technologique a permis l’intégration de systèmes complets sur une même puce. Parmi eux, nous avons :

- Le système sur puce ou SOC (System On Chip) : ce type de système favorise la miniaturisation.

Il consiste à regrouper, sur une même puce, différentes fonctions (logiques, analogique, Radiofréquence...) [5]. Toutefois, avec l’augmentation des fonctions à intégrer, les SOC

17

deviennent complexes et voient leur taille augmenter. Ceci implique une augmentation du nombre de lignes d’interconnexion et donc une limite de l’augmentation de leurs performances.

- le système en boitier ou SIP (System In Package) : dans un SIP, les différents éléments d’un système sont associés dans un même boitier. Ceci permet de répondre à la problématique de diversification connue sous le nom de « More than Moore ». Toutefois, les SIP sont limités par l’encombrement et les pertes dues aux fils de soudures (wires bonding, Figure I. 2) qui limitent leurs performances [5]

Figure I. 2 [4] Image MEB d’un Système en boitier intégrant des composants hétérogènes avec des connexions par fil de soudure (wire bonding)

Dans un premier, temps, l’avènement de tels systèmes a permis de réduire la longueur des lignes d’interconnexions entre les fonctions d’un système donné en intégrant les fonctions côte à côte sur la même puce ou sur le même boitier. Cependant elles restent limitées face aux besoins liés à d’augmentation des performances des systèmes. L’intégration 3D se présente comme étant une solution qui permet de s’affranchir des limites de l’intégration planaire [6].

I.2. Vers l’intégration 3D

L’intégration 3D peut être définie comme étant l’empilement vertical des puces comme illustré sur la Figure I. 3. Sur cette figure, la surface planaire du circuit 2D a été réduite grâce à l’empilement des puces de A à B. Ces puces, réalisées sur des fines couches de silicium, sont reportées les unes sur les autres grâce à un collage direct. La connexion entre les fonctions ou puces empilées se fait par le biais d’une grande densité d’interconnexions telles que les vias traversant le silicium (TSV). Ces dernières permettent l’optimisation des signaux qu’ils transportent grâce aux éléments parasites RLC réduits qu’ils présentent [7]. Leur efficacité électrique a été prouvée par leur utilisation pour l’empilement de puces mémoires [8], sur des processeurs multi niveaux [9] ou sur des applications telles que les capteurs d’image CMOS [10].

La course à la miniaturisation (augmentation des densités d’intégration) et les besoins liés à l’amélioration des performances des circuits intégrés (augmentation des bandes passantes et réduction de la consommation) ont conduit à l’avènement de l’intégration tridimensionnelle (3D). Face aux limitations de l’intégration 2D (ou planaire), l’intégration 3D constitue une alternative permettant de réduire considérablement l’impact des interconnexions grâce au remplacement des longues interconnexions horizontales par de nouvelles briques d’interconnexions verticales plus courtes (Vias Traversant le Silicium ou Through Silicon Via en anglais - TSV, Copper Pillars...) [10].

18 Figure I. 3 [10] Comparaison de l’encombrement en intégration 2D ou 3D, la ligne orange illustre la longueur

d’interconnexion maximale entre deux blocs actifs

L’un des avantages de cette intégration est la réduction de la surface du système comparé à l’intégration 2D planaire. Elle permet la réduction de l’impact des interconnexions dans les circuits et systèmes intégrés. Elle offre également la possibilité de co-intégrer des technologies hétérogènes et d’augmenter de la densité d’intégration des transistors. L’intégration 3D offre la possibilité d’avoir, à la fois, la diversification offerte par les SIP et la miniaturisation offerte par les SOC avec l’utilisation d’interconnexions plus courtes avec de meilleures performances électriques (en comparaison aux wires bonding par exemple).

Toutefois, l’intégration 3D telle qu’elle a été définie n’est pas encore mature. Pour profiter de certains des avantages qu’elle offre, une étape intermédiaire dite l’intégration 2.5D a vu le jour. Cette intégration est basée sur l’utilisation d’un substrat d’accueil, appelé interposeur silicium, pour intégrer côte à côte des puces hétérogènes ou non.

L’intégration 2.5 D : Introduction de l’interposeur silicium

L’intégration 2.5 D est une étape intermédiaire qui consiste à utiliser un substrat d’accueil pour l’intégration multi-puces avec le report côte à côte des puces sur un substrat d’accueil comme indiqué sur la Figure I. 4. Ce substrat d’accueil, connu sous le nom d’interposeur silicium, offre plusieurs fonctionnalités, ce qui le rend incontournable dans les circuits intégrés 2.5/3D modernes [11]. Ces fonctionnalités, rendues possibles par la combinaison des propriétés du silicium et des avancées liées aux techniques de packaging, sont entre autre l’amélioration des performances électrique et thermique, la réduction du coût des composants actifs, la réduction de la puissance requise grâce au report des puces sur un même substrat, mais aussi l’intégration de composants passifs (résistances, inductances et condensateurs). Cet étage interposeur est également un moyen pour la redistribution des interconnections. Elle permet une adaptation du pitch des interconnections entre les puces et le BGA, et la redistribution des lignes d’interconnections.

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Figure I. 4 [12] Progression des technologies d’intégration 3D illustrant l’évolution du placement des composants hétérogènes ainsi que des longueurs d’interconnexions critiques.

Ces fonctionnalités de l’interposeur sont en parties rendues possible par la possibilité d’intégration de grande densité d’interconnexions, ce qui constitue une problématique pour le maintien des performances électriques du réseau de distribution de puissance (Power Distribution Network – PDN) et la montée en fréquence des circuits intégrés 2.5D/3D. En effet, l’utilisation d’un interposeur silicium entraine l’utilisation de nouvelles briques d’interconnexions pour le routage du signal d’un niveau à l’autre (TSV) et d’une puce à l’autre (Lignes de redistribution –RDL…).

Ceci entraine une augmentation des éléments parasites résistifs et inductifs du système, entrainant ainsi une dégradation du réseau de distribution de la puissance. A cela s’ajoutent l’intégration des puces hétérogènes avec de plus en plus de transistors à haute vitesse de commutation qui génèrent de forts appels de courant entrainant une grande quantité de bruit dans le PDN. Ceci augmente la complexité du design du PDN et son optimisation pour les circuits intégrés 3D.

I.3. Conclusion sur l’évolution des circuits intégrés

L’avènement de l’intégration 3D a permis de faire face aux limitations des circuits planaires.

Intégration 3D permet la miniaturisation (more Moore) et la diversification (more than Moore) des circuits intégrés. Cette intégration atteindra sa maturité que lorsque tout l’écosystème industriel aura évolué, ce qui peut prendre un certain temps.

Toutefois, l’intégration intermédiaire 2.5D basé sur l’introduction de l’interposeur silicium, permet de bénéficier de quelques avantages de l’intégration 3D avec notamment une amélioration des performances des circuits intégrés, les réductions de leur encombrement et de leur coût.

Malgré les avantages de l’intégration 2.5D rendus accessibles par l’interposeur silicium, cette couche d’accueil présente des inconvénients pour le réseau de distribution de puissance. Les problématiques de ces réseaux de distribution sont abordées sur la deuxième partie de ce chapitre.

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II. Le réseau de distribution de la puissance

Le réseau de distribution de la puissance communément appelé « Power Distribution Network » (PDN) est constitué par l’ensemble des lignes d’interconnexion partant d’un module de régulateur de tension ou « Voltage Regulator Module (VRM) » jusqu’aux composants de la charge. Il englobe aussi les interconnexions dites locales, utilisées pour router l’alimentation à l’intérieur des puces.

Le rôle du PDN est de répondre, à temps, à toute demande de courant supplémentaire de la charge.

Le niveau de tension 𝑉_𝑑𝑑 délivrée par le VRM étant fixe, tout changement sur la puissance demandée se traduit par un changement sur le courant demandé. Le PDN, dans son rôle, doit être capable de

« subir » ces variations de demandes de courant sans trop de variation sur sa tension de sortie.

La miniaturisation et l’augmentation des performances des circuits intégrés 2.5D/3D se traduisent par une augmentation de la bande passante et du nombre de fonctionnalité intégrées, entrainant ainsi l’augmentation des entrées et sorties. Le routage des signaux entre deux puces situées côte à côte et d’un niveau à l’autre nécessite respectivement des lignes de redistribution et des TSV. Ceci entraine une densification des interconnexions rendant le PDN de plus en plus complexe.

Soit l’exemple de l’empilement d’un circuit intégré 2.5D sur la Figure I. 5 [13]. Intéressons-nous uniquement au réseau de distribution de la puissance. Ce circuit intégré comporte un package sur le quel est connecté une puce analogique et un interposeur silicium. Un empilement de mémoire et une puce destinée aux applications du processeur sont reportés sur l’interposeur silicium. Sur le schéma de droite, il y a un zoom sur le réseau de distribution locale des puces et de l’interposeur silicium.

Figure I. 5 [13] Empilement package, interposeur et puces d’un circuit intégré 2.5D/3D. Zoom sur le PDN de l’interposeur à droite.

Si nous considérons que le PDN ne dispose pas de condensateurs de découplage, alors le circuit électronique de la Figure I. 6 décrit le comportement du système et est constitué par :

- une source d’alimentation DC (power supply), supposée idéale, qui délivre les tensions nominales V_dd pour la piste signal et V_gnd pour la piste de masse de ce PDN.

- une charge (power load): l’ensemble des composants des puces actives (mémoire, processeur, puce analogique..) est réduit en cette seule charge. Ces composants actifs demandent du courant supplémentaire au module de tension. L’ensemble du courant demandé par les composants des puces actives est représenté par I(t).

- un réseau d’interconnexion comportant des pistes signal et masse qui permet de connecter la charge à la source d’alimentation. R_p et L_p représentent respectivement la résistance et

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l’inductance de la piste signal et 𝑅_𝑔 et 𝐿_𝑔 représentent respectivement la résistance et l’inductance de la piste masse comme indiqué sur la.

Figure I. 6 [14] Circuit simplifié d’un PDN

Lorsque le courant I(t), fourni à la demande de la charge, traverse le circuit, des chutes de tensions sont causées par cette impédance parasite. Les chutes de tensions dues aux comportements résistifs et inductifs des interconnexions sont données par les équations I.1 et I.2 respectivement.

Avec ces chutes de tension ∆V_R et ∆V_L, les tensions vues aux bornes de la charge changent des valeurs nominales V_dd et V_gnd et deviennent respectivement V₊et V₋ des équations I.3 et I.4 aux bornes + et - de la charge. Ainsi la tension à la borne + de la charge chute et celle à la borne – augmente. Ces variation de la tension d’alimentation est vu par la charge comme du bruit. Une variation importante de la tension aux bornes d’un transistor peut, par erreur, le faire commuter de l’état logique « 0 » à l’état logique « 1 » ou inversement.

Chutes de tension dues aux résistances

∆𝑉_𝑅= 𝐼. 𝑅

(I.1) Chutes de tension

dues aux inductances ∆𝑉_𝐿= 𝐿𝑑𝐼

𝑑𝑡 (I.2)

𝑉₊= 𝑉_𝑑𝑑− 𝐼𝑅_𝑝− 𝐿_𝑝𝑑𝐼 𝑑𝑡

(I.3)

𝑉₋= 𝑉_𝑑𝑑+ 𝐼𝑅_𝑝+ 𝐿_𝑝𝑑𝐼 𝑑𝑡

(I.4)

II.2. Bruit du PDN

Une variation sur la tension de sortie du PDN est vue comme du bruit par les composants de la charge. Les sources de bruits dans le PDN sont diverses et nombreuses pour les circuits analogiques radiofréquences (amplificateurs de puissance, oscillateurs) et les circuits numériques (alimentation électrique, régulateur de tension, commutation simultanée des transistors). Nous allons principalement considérer le bruit causé par la commutation simultanée des transistors, ou Simultaneous Switching Noise (SSN) en anglais. Ce bruit, assimilé à une variation de tension dans le PDN, est la principale cause de dysfonctionnement des fonctions logiques et donc des systèmes [15].

Pour un bon fonctionnement d’un système, le bruit généré lors de la commutation des composants des puces actives doit être inférieure à une valeur critique qui est la marge de bruit toléré ∆Ripple.

-

+

22 Cette marge de bruit, correspondant à la variation maximale de tension autorisée pour la détection d’état logique, est généralement inférieure à 5% de la tension d’alimentation nominale. Or, avec l’augmentation des performances et des bandes passantes des circuits intégrés, on intègre de plus en plus de transistors dans la charge. A cela s’ajoute l’augmentation considérable de la vitesse de commutation des transistors. Ceci entraine une augmentation du courant demandé par la charge.

Selon les prévisions de l’ITRS, ce courant transitoire dépasserait les 100 TA/s dans les circuits intégrés modernes en 2016 [14]. L’évolution du courant transitoire demandé ainsi que le courant moyen dans les circuits intégrés depuis 2001 est donnée sur la Figure I. 7. L’augmentation du courant demandé se traduit par une augmentation des chutes de tension et donc du bruit dans les systèmes.

Figure I. 7 [14] Variation du courant moyen et transitoire dans les C.I (en fonction des noeuds technologiques et des années)

II.3. L’impédance cible ZTARGET d’un PDN

Malgré les demandes de courant de plus en plus importantes des transistors lors de leurs commutations, le PDN doit maintenir à sa sortie, une tension dont la variation reste dans la marge de bruit tolérée. Pour ce faire, il est impératif de maintenir faible l’impédance du PDN afin que les chutes de tension soient inférieures à la marge de bruit tolérée ∆Ripple. La technique couramment utilisée pour concevoir un PDN fiable consiste à définir une impédance cible qui représente la valeur d’impédance maximum du PDN sur toute la bande de fréquence d’utilisation. La définition de cette impédance cible permet d’assurer que ces chutes de tension soient maintenues en dessous de la marge de bruit. L’équation I.5 est utilisée pour calculer l’impédance cible d’un PDN, avec V_dd qui correspond à la tension d’alimentation du cœur du processeur, Imax le courant maximal traversant les transistors lors de la commutation et Imin le courant minimal lors de l’état de repos du processeur [16]

𝑍_{𝑇𝐴𝑅𝐺𝐸𝑇} = 𝑉_𝑑𝑑

𝐼𝑚𝑎𝑥 − 𝐼𝑚𝑖𝑛∗ ∆𝑅𝑖𝑝𝑝𝑙𝑒 (I.5) Les tensions d’alimentation 𝑉_𝑑𝑑 des circuits intégrés modernes diminuent, ce qui implique des marges de bruit de plus en plus petites. Ceci entraine une diminution constante de l’impédance cible

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des PDN. Une prévision de l’ITRS datant de 2012 [3] prévoit une baisse de la valeur de cette impédance cible, qui sera de 250 µΩ en 2017. Cette évolution de Z_TARGET est donnée sur la Figure I. 8.

Figure I. 8 [14] Evolution de l’impédance cible au cours des années (de 2005 à 2017)

Pour réduire l’impédance du PDN, les condensateurs de découplages sont utilisés. Ces condensateurs, réservoirs locaux d’énergie, permettent de réduire le chemin de courant entre le VRM et la charge, réduisant ainsi l’impédance du PDN. Ils permettent de répondre à temps aux demandes de changements de courant lors de la commutation des transistors présents sur les puces logiques de la charge.

II.4. Utilisation des condensateurs de découplage dans les PDN

Considérons l’exemple du circuit intégré de la Figure I. 9. Sur cet exemple, une puce logique est reportée sur un BGA par le biais de bosses de soudure (ou solder bumps). Le BGA est, à son tour, reporté sur le PCB à l’aide de billes de soudure (ou solder balls). Le circuit électrique simplifié équivalent du PDN de cette structure est illustré sur la Figure I. 10.

Figure I. 9 [10] Schéma simplifié du PDN d’un empilement PCB/BGA/Puce logique, une première capacité de découplage CPCB est montée à la surface du PCB et une seconde CFE est présente au sein de la puce logique.

24 Figure I. 10 [10] Schéma RCL simplifié du PDN d’un empilement PCB/BGA/Puce logique comportant une capacité

de découplage sur le PCB CPCB ainsi qu’une capacité au sein des plans front-end CFE.

Sur ce PDN, on note la présence de deux condensateurs de découplage : un qui est localisé au niveau du PCB (C_PCB), et un autre qui se situe sur la puce logique (C_FE). Le condensateur C_PCB est un composant discret monté sur la surface du PCB. Il est communément appelé Composant Monté en Surface (CMS) ou Surface Mounted Devices (SMD) en anglais. La technologie CMS offre la possibilité d’intégrer des grandes valeurs de capacité. Toutefois ce type de composant est trop volumineux et ne peut être placé au plus près de la puce logique. Il présente ainsi une impédance d’accès très élevée, et ne peuvent être utilisé que pour des opérations de découplage sur des bandes de fréquence généralement inférieures à 300 MHz [17].

Le condensateur C_FE situé sur la puce logique est le meilleur candidat pour les opérations de découplage dans les bandes de fréquences élevées. Ce dernier est situé sur les puces logiques et présentent des impédances d’accès très faibles. Il offre ainsi des solutions de découplages à des fréquences au-delà de 2 GHz [22,41]. Toutefois, la surface limitée dans la puce et son coût entrainent l’intégration de valeurs de capacité plutôt faibles.

Les phénomènes d’antirésonance

Reprenons l’exemple du circuit intégré classique de la Figure I. 9 comportant des solutions de découplage sur le PCB et dans la puce logique. Le circuit electrique du PDN associé à ce PDN est donné sur la Figure I. 10. Les capacités CPCB et CFE sont montées en parallèle dans le circuit de découplage.

Puisque leurs impédances d’accès ainsi que leurs valeurs de capacité sont différentes, il en résulte un circuit résonateur LC parallèle entre la capacité CFE de la puce logique et l’inductance du circuit d’accès à CPCB (composé notamment de LBEOL, LBGA, LPCB et ESLPCB). Ce circuit résonateur a pour effet l’augmentation de l’impédance sur la gamme de fréquence comprise entre les fréquences de résonance propres à CFE et CPCB.

Cet effet, appelé « chip/package resonance » ou antirésonance est un problème majeur dans les circuits de découplage classique, limitant l’efficacité du découplage des fréquences intermédiaires (~10 MHz-2 GHz) par la seule utilisation des capacités CFE et CPCB [17, 18, 19]. La Figure I. 11 issue de

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[19] représente la mesure d’impédance fréquentielle vue par la puce logique d’un circuit similaire. Le pic d’impédance à 33 MHz est dû à CFE résonant avec la boucle d’inductance du package.

Figure I. 11 [20] Impédance fréquentielle du PDN vue de la charge. Les différentes capacités dominent différentes gammes de fréquences. Le pic d’impédance est le résultat de la résonance parallèle entre CFE et

l’inductance du package.

Il est donc nécessaire de réduire cette antirésonance sur cette bande de fréquence intermédiaire.

Les condensateurs intégrés dans l’interposeur silicium offrent des solutions de découplage sur cette bande de fréquence intermédiaire [21, 22, 23, 24]. Pour des solutions de découplage efficaces, les designers doivent utiliser de large valeur de capacités de découplage dans une surface qui tend à être limitée. L’interposer silicium, de par son rôle de substrat d’accueil, permet d’intégrer des condensateurs au plus près des puces actives. Il offre la possibilité d’intégrer des grandes densités de capacité.

II.5. Conclusion sur les réseaux de distribution de puissance (PDN)

Le principe de fonctionnement des réseaux de distribution de puissance des circuits intégrés a été décrit dans cette partie. Pour caractériser un PDN, il faut déterminer son impédance et s’assurer qu’elle ne dépasse pas une impédance cible définie. Les éléments parasites résistifs et inductifs sont les éléments qui constituent un obstacle à la réduction de l’impédance parasite d’un PDN.

Vu la complexité des circuits intégrés modernes et la densification des lignes d’interconnexion de ces derniers, la réduction de ces éléments parasites devient de plus en plus difficile. Pour réduire l’impédance des PDN, les condensateurs de découplage sont utilisés et placés hiérarchiquement dans les différents étages du circuit intégré afin de découpler toute sa bande de fréquence de fonctionnement.

Plusieurs critères contribuent à une bonne opération de découplage d’un condensateur. Ces critères, le fonctionnement d’un condensateur de découplage ainsi que le principe de découplage capacitif sont abordés dans la troisième partie de ce chapitre.

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III. Les condensateurs MIM

Les condensateurs sont présents dans tous les circuits intégrés et constituent l’un des composants basiques des circuits intégrés. Ils sont destinés à divers applications telles que le filtrage, le découplage, la liaison, le stockage d’énergie. Parmi eux, on peut citer les condensateurs Métal Isolant Métal (MIM), les condensateurs Métal-oxyde-Métal (MOM), les condensateurs Métal-Oxyde- Semiconducteurs ou les condensateurs Polysilicium-Isolant-Polysilicium (PIP) (cf Figure I. 12 et I. 13).

Toutefois, nous allons nous interesser aux cas particuliers des condensateurs MIM destinés aux opérations de découplage. Ces condensateurs sont composés de deux couches de métal séparées par une couche de diélectrique comme indiqué sur la Figure I. 13. Dans le cas où le diélectrique utilisé est l’oxyde, le condensateur MIM devient un condensateur MOM.

(a) (b) (c) Figure I. 12 [14] Capacité MOS Type N (a) PIP oxide-nitride-oxide (ONO) (b) MOM BEOL (c)

Figure I. 13 Structure d’un condensateur MIM

Les deux couches métalliques d’un condensateur MIM constituent les électrodes supérieure et inférieure et sont connectées aux bornes + (V_s) et – (V_gnd) de l’alimentation du circuit auquel le condensateur est connecté. Le matériau diélectrique est capable de stocker de l’énergie et est caractérisé par sa permittivité.

III.1. Comportement d’un condensateur MIM

En appliquant une tension aux bornes d’un condensateur, la différence de potentiel entre V_s et V_gnd crée un champ électrique au sein du diélectrique, entrainant ainsi sa polarisation. Cette polarisation entraine un déplacement du diélectrique qui s’écarte de sa position initiale entrainant des pertes. On distingue différents mécanismes de polarisations du diélectrique: électronique, ionique, dipolaire, macroscopique, interfaciale [25]. Elles peuvent être classées en deux groupes: la polarisation élastique et la polarisation de relaxation [25, 26, 27]. La polarisation élastique concerne la

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plupart des matériaux céramiques. Elle n’entraine pas une perte d’énergie et disparait avec le champ appliqué. La polarisation de relaxation quant à elle, se traduit par le déplacement des charges liées sous l’action d’un champ électrique.

III.2. Modèles pratiques d’un condensateur

S’il est considéré idéal, un condensateur est capacitif sur toute la bande de fréquence d’utilisation.

Son impédance est donnée par Z(ω) =_jCω¹ . Son comportement fréquentiel peut être donné par la réponse fréquentielle du module de son impédance représenté sur la Figure I. 14.a. Ce module de l’impédance décroit d’une pente de -20dB/décade de fréquence.

(a) (b)

Figure I. 14 Module de l’impédance d’un condensateur idéal (a) et d’un condensateur réel (b)

Toutefois, ce comportement idéal de la Figure I. 14.a est purement théorique et correspond au composant condensateur donné par la Figure I. 15.a. Un condensateur réel possède une résistance et une inductance parasites. Ces résistance et inductance parasites sont respectivement connues sous les noms de « Résistance équivalente série » ou « Equivalent Serie Resistance (ESR) » en anglais et

« Inductance Equivalente Série », en anglais « Equivalent Serie Inductance (ESL) ». Ces éléments parasites équivalents sont en série avec la capacité et forment le modèle réel d’un condensateur comme indiqué sur la Figure I. 15.b. Le module de l’impédance d’un condensateur réel est représenté sur la Figure I. 14.b et son expression est donnée par l’équation I.6. Avec l’augmentation de la fréquence, l’impédance passe d’une décroissance due à l’effet capacitif, à une croissance d’une pente de 20 dB/décade de fréquence due à son inductance. Entre les comportements capacitif et inductif d’un condensateur réel, l’impédance passe par son minimum qui est considéré comme étant l’ESR [28].

Ce minimum d’impédance est obtenu à la fréquence 𝑓_𝑟𝑒𝑠=^{𝜔𝑟𝑒𝑠}

2𝛱 . Cette fréquence de résonance est obtenue quand la partie imaginaire de l’impédance de la capacité est nulle, c’est-à-dire quand 𝑋_𝑆 = 𝐸𝑆𝐿𝜔 − ¹

𝐶𝜔= 0.

(a) (b)

Figure I. 15 Modèle d’un condensateur idéal (a) et d’un condensateur réel (b)