B. Les condensateurs intégrés dans le substrat

Les limites fréquentielles des opérations de découplage des CMS ont orienté les recherches vers de nouveaux types de condensateurs dits intégrés. Ces condensateurs sont intégrés au plus près des puces actives, ce qui permet de réduire le chemin de courant et donc les éléments parasites inductifs et résistifs [18, 21, 34, 38]. Ils sont réputés être plus fiables et moins onéreux et il a été démontré que leur utilisation dans les circuits intégrés permet de réduire l’utilisation des CMS et donc de réduire la taille du package jusqu’à 44% [21].

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Ils existent des condensateurs intégrés dans le substrat organique sous forme de composants discrets (Integrated Passive Device - IPD) et des condensateurs à base de fine couche de diélectrique (Thin Film Capacitors- TFC). Ces derniers sont souvent utilisés sous format planaires et sont intégrés dans des substrats organiques ou silicium. Ces 2 types de composants sont illustrés sur la Figure I. 24 [37]. D’autres types de condensateurs intégrés, tels que les condensateurs MOS, directement intégrés sur les puces actives et les condensateurs MOM du niveau d’interconnexion BEOL, sont également utilisés pour des opérations de découplage.

Figure I. 24 [37] Vue en coupe de capacités intégrées dans des substrats organique ou silicium, a) Capacité discrète intégrée dans un substrat organique. b) Capacité en couches minces intégrée dans un substrat silicium

Soit la Figure I. 25 qui représente les différents types de condensateurs (CMS ou intégrés) en fonction de l’étage du circuit intégré 2.5D/3D où ils sont intégrés (PCB, BGA, Interposeur, chip). Sur cette figure, on voit que l’utilisation de condensateurs intégrés permet de réduire l’impédance d’accès en réduisant les lignes d’interconnexion entre ces derniers et les composants de la puce active. Leur impédance d’accès réduite leur permet d’offrir des solutions de découplage à des fréquences élevées (> 100 MHz) [18]. Dans la littérature, les condensateurs intégrés sont largement étudiés pour le découplage des circuits intégrés [14, 24, 21, 18, 10, 39]. Ils sont présents dans différents étages des circuits intégré 3D (sur la puce FEOL, sur le niveau d'interconnexion BEOL, sur l’interposeur, sur le BGA…).

Figure I. 25 Illustration de la réduction de l’impédance d’accès en fonction de la position du condensateur

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 Les condensateurs intégrés dans la puce active niveau FEOL et dans le niveau d’interconnexion BEOL

Les condensateurs intégrés dans la puce offrent les meilleures solutions de découplage vue leur position proche des composants logiques, leur permettant de présenter des impédances d’accès très faibles. Ceci leur permet d’offrir des solutions de découplage à des fréquences supérieures à 2 GHz [18]. Toutefois, ils sont souvent limités en termes de densité de capacité. En effet, intégrer une grande densité de capacité implique d’utiliser une grande surface de puce, ce qui peut entrainer des coûts conséquents [17].

Le niveau Back End Of Line (BEOL), à cause de l’empilement des niveaux de métallisation, offre une solution « naturelle » de découplage. Toutefois, ce niveau utilise un diélectrique Low-K (faible permittivité), ce qui limite la densité de capacité qu’il présente. Pour intégrer des grandes valeurs de capacité, l’intégration de condensateurs MIM 3D dans le BEOL a été présentée par A. Bajolet et al. [40].

Ces condensateurs 3D, nommés HiDTC (High Density Trench Capacitor) et présentés sur la Figure I.

26, sont intégrés entre les niveaux d’interconnexion BEOL Métal1 et Métal4 de la technologie BiCMOS. Ils sont fabriqués en gravant des trous ou tranchées et en y déposant un empilement composé de deux électrodes en TiN séparées par une couche de diélectrique (l’Al2O3 ou Ta2O5). L’utilisation de la 3ième

dimension du substrat permet d’augmenter la capacité surfacique et donc la densité de capacité qui est de 35 nF/mm², multipliant ainsi par 7 la densité de capacité donnée par un condensateur MIM planaire avec les mêmes propriétés diélectriques. Le TiN utilisé comme électrode présente une faible conductivité et constitue la principale limite de performance de ces composants. De même, pour obtenir une grande valeur de capacité, il faut intégrer un grand nombre de ces composants en parallèle. Ceci occupera beaucoup de surface dans le BEOL qui tend à être réduit pour la miniaturisation des circuits intégrés.

Figure I. 26 [40] Schéma de principe de la capacité MIM HiDTC.

Il est donc nécessaire d’utiliser d’autres solutions de découplage sur différents étages du circuit intégré afin d’avoir d’autres sources de courant disponible au plus près des composants logiques. Avec l’intégration 2.5D/3D, l’interposeur silicium, sur lequel sont empilées les puces actives, occupe une position proche de ces dernières et présente souvent une surface disponible pour l’intégration de composants passifs tels que les condensateurs [35].

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 Les condensateurs intégrés dans l’interposeur silicium

L’intégration de condensateurs dans l’interposeur silicium est largement abordée dans la littérature [18, 24, 41, 42, 23, 43, 44, 45, 46]. Cet étage d’accueil des puces logiques est au plus près des composants actifs et permet d’obtenir des condensateurs présentant des impédances d’accès réduites. Il peut donc offrir des solutions de découplage à des fréquences dites intermédiaires, comprises dans la bande [10MHz - 2GHz].

L’une des architectures MIM planaires les plus utilisées, notamment dans l’interposeur silicium sont les condensateurs à couche fine (Thin Film Capacitors - TFC en anglais). Leur intégration a été largement abordée dans la littérature [24, 38, 47]. Quelle que soit la nature du diélectrique utilisé, ces TFC sont limités à des densités de capacité de 30 nF/mm² si on veut obtenir des tensions de claquage adéquates pour les applications de découplage [38]. Leurs performances varient selon les matériaux utilisés et l’optimisation de l’association de ces condensateurs en parallèle.

Takano et al. [24], dans ses travaux, a présenté un TFC intégré au plus près des puces actives. Son démonstrateur est donné sur la Figure I. 27. Il est constitué d’un interposeur silicium de 200 µm d’épaisseur sur lequel sont intégrés des condensateurs MIM à couche fine (TFC). Ces MIM sont intégrés sur la face la plus proche de la puce active, limitant ainsi l’impédance d’accès entre les condensateurs et les composants de la puce active. Ces composants présentent une densité de capacité de 20 nF/mm² avec une ESL de moins de 1 pH sur une association en parallèle de 9 TFC présentant chacun une capacité de 7.8 nF. Chacun de ces composants présente de bonnes propriétés pour des applications pratiques (BDV> 15 V, un courant de fuite< 1 nA à 3 V).

Figure I. 27 [24] Interposeur silicium intégrant des condensateurs MIM planaire à couche fine (TFC)

Shibuya et al. [47] présente des TFC intégrés sur l’interposeur silicium. Son démonstrateur est présenté sur la Figure I. 28. Il intègre les condensateurs sur la face de l’interposeur proche des composants de la puce active, réduisant ainsi l’impédance d’accès de ces condensateurs. Un zoom sur l’interposeur montre un empilement de ces TFC. La densité de capacité présentée est de de 25 nF/mm². Ces composants présentent une ESR de 100 mΩ et une ESL inférieure à 40 pH.

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Figure I. 28 [47] Interposeur silicium intégrant des condensateurs TFC

Ces TFC planaires font face à une limitation de la densité de capacité due aux exigences en tension de claquage. Les améliorations sur les matériaux diélectriques (amincissement, utilisation de diélectrique avec des permittivités plus élevés), pouvant permettre une augmentation de la densité de capacité, font face à un verrou [30, 38, 48, 49]. En effet, réduire l’épaisseur des diélectriques, implique réduire leur teneur en tension. Ainsi, pour augmenter la densité de capacité dans l’interposeur silicium, les condensateurs 3D en tranchés dans le substrat silicium ont été largement abordés [42, 45, 46].

Philips Research a développé des condensateurs 3D basés sur l’utilisation de polysilicium et de

silicium dopés comme électrode et un empilement ONO (SiO2/Si3N4/SiO2) comme matériau

diélectrique. Ces condensateurs présentent une densité de 25 nF/mm² avec une tension de claquage de 30 V. Ils présentent un ESR de 145 mΩ [50]. Cette technologie de condensateurs est actuellement commercialisée par la société IPDIA sous le nom de PICS (Passive Integrated Connected Substrate) [42, 46]. Grâce à la mise en parallèle de deux condensateurs (empilement MIMIM) comme indiqué sur la Figure I. 29, les densités de capacités sont fortement améliorées. Sur cet exemple (Figure I.29), les tranchées ont un facteur de forme micrométrique de 50/1 (profondeur/diamètre de via), utilisent un diélectrique standard à base d’oxyde de silicium ou de nitrure et des électrodes en polysilicium et silicium dopé. Le modèle électrique simplifié, constitué par la mise en parallèle des deux condensateurs formés par l’architecture MIMIM, est également donnée sur cette figure. Ces condensateurs peuvent atteindre des densités record de 500 nF/mm². Il existe peu de données dans la littérature permettant de quantifier les éléments parasites associées à ces PICS. Ils présentent des fréquences de résonances de quelques MHz (140 MHz pour le composant de 406 nF), ce qui les rend inutilisable pour des applications de découplages hautes fréquences (> 1GHz).

Figure I. 29 [42] vue en coupe d’une architecture MIMIM. à droite : le schéma électrique simplifié montrant la mise en parallèle des condensateurs dans l’architecture MIMIM

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De même, par le biais des travaux de Klootwijk et al [51], Philips Research a développé des condensateurs 3D basés sur la mise en parallèle de deux empilements MIM et utilisant de l’alumine

comme diélectrique (Al2O3) et du TiN comme électrode. Ils atteignent une densité de 440 nF/mm² et

une tension de claquage de 6 V. Toutefois, ces condensateurs présentent une ESR de 10 Ω, ce qui représente une très grande valeur de résistance pour des opérations de découplage.

 L’avènement de nouveaux condensateurs 3D

L’avènement de nouvelles structures 3D nanométriques telles que les nanotubes, les nanopiliers, les nanopores ou les nanomembranes a permis le développement de nouveaux types de condensateurs 3D permettant d’atteindre des densités de capacité allant jusqu’ à 1 µF/mm² [52, 53]. Même si la résistance parasite associée est rarement discutée, l’évolution fréquentielle des structures MIM, avec une densité de 96 nF/mm², déposées sur des nanofils (Figure I. 30) par [54] montre une chute de la capacité dès les basses fréquences. Ceci est dû à la grande valeur de la résistance série.

Figure I. 30 [54] Coupe MEB d’une capacité MIM à base de nanofils

Dans le cadre de cette thèse, de nouvelles structures de condensateurs 3D intégrées dans l’interposeur silicium sont proposées. Ces condensateurs, appelés « Through Silicon Capacitors » (TSC) ou Condensateurs Traversant le Silicium viennent répondre aux besoins d’intégrer de grandes valeurs de capacités avec de faibles résistances parasites pour la montée en fréquence des circuits intégrés 2.5D/3D. Ces composants sont présentés dans la section suivante.