Etude des propriétés électriques des transistors UTBB-SOL

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Remerciements et dédicaces

Jùvant toutes choses, now remercions « Aüïah > >, ûe tout j)uissant, jiour iwus avoi:r dormé laforce et daj)atience.

g\/;ous exprtmoi'is d.abord- nos }9rqf;ond3 remerciements et notre vtve cormatsscmce à grir. zigha Chei'nsedti±:rœ j}o'u:r avotr j)roposé le théme d;e ce travai[ et avoi:r accepté de [e diriger du débui jusqu]à akf tm.

g\nous ûe remercions simcérement })our ses yrécieux consei6, ses encouragements, sa diisporibÉaté, sa jiatience, [e temps qu'i[ nous a

consacré, d;es corrections mi:mtü3uses et tous des efforts qu'i[ a fiou:mis j)our û3 bon a6outissement dë ce trævat[.

Ncyus adresso'm égaûement nos rei'rœrciernmts, d tcrus nos enseignants, qui nous ont donné ûes 6ases de ûa science, sa:ns oubûier d.ex:prtmer nos remerciements æu Chef de Départei'nent d'éûectronique.

g\11os rei'm2rciements aux membres diu ju:ry qut nous ont fatt Chonneur d'accepter d;e ûtre et d;e juger ce trcwail:

g\rios reiimrcümen±s tes j)[:us vtft s'ad;ressem a:ussi d to`utes [es j)ersomes qui no'us ont æidées dh }9'rès ou dh bi;m dh:ns di réa[isatim dè ce trævai[.

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Remerciements et dédicaces

DédiÆdAÆA,

g\rous ævons rhomew d;e dédjier ce trcwcri[

Ànosj)arents,

f 'épa;u[e soad;e, [œi( Œitenitf compréhenstf

et ûes j)ersomes Oes j)Fus

Dtgnes de notre esti:me et de notre respect.

Jftucume d]édicace en sauratt expri:irrLer nos s enti:m,enls, qu'Aüûah vous

Préserve et vous j}rocure scmté et ûongue

vi,e.

A toute [af tmime

DB4flff[etaLfa;miüle mRhaam

JA nos ami,es

A toute da j)roirrLotion iiricroé ûectronique

2016/2017.

A ceux et ceüties qui nous ont crid;é d'ume fiaçon ou d:ume cmtre, de j}rés

Ou de ûoi;m dams notre vie umiverstiaire.

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Tables des matières

Remerciement Table des matières Liste des acronymes Liste des figures Liste des tableaux Introduction générale

Chapitre 01

1.2. Technologie des transistors MOS à effet de champ 1.2.1. Les diflërents types des transistors MOSFETs

a. Transistors MOSFETs à Appauvrissement b. a .... Transistors MOSFETs à Enrichissement

1.3 . Les modes de fonctionnement d'un transistor MOSFEET 1.3.1. MOSFET à canal non-préfomé OJomally-OFF) 1.3.2. MOSFET à canal préfomé QJomally-ON

1.4. Les Régimes de fonctionnement d'un transistor MOSFEET 1.4.1. Régime d'accumulation

1.4.2. Régime de bandes plates 1.4.3. Régime de déplétion 1.4.4. Régime d' inversion faible 1.4.5. Régime d'inversion forte

1.5. La réduction d'échelle et les effets associés

1.5.1. Enjeux et dilemmes régissant l'évolution des performances des MOSFET ... 31 1.5.2. La réduction d'échelle ou « scaling »

1.5.3. Effets Parasites lies au Scaling 1.5.3.1. Les Effets canaux courts (SCE)

1.5.3.2. L'injection De porteurs chauds ...

3

_...36

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1.5.3.3. Iorisation Par lmpact

1.5.3.4. Résistances parasites à la source et au drain

1.5.3.5. Effet Tumel Dans Les Faibles Epaisseus D'oxyde 1.5.3.6. La Déplétion de La Grille

1.5.3.7. Problèmes liés au Dopage

1.5.3.8. Phénomènes quantiques dans le canal 1.6. Conclusion

1.7 Références bibliographiques

2.1. lntroduction

2.2. La technologie UTBB

2.2.1. Le transistor MOS sur Sol 2.2.2. les catégories de MOS sur Sol

Chapitre 02

a. Letransistorpartiellementdéplété (PDSol) b. Le transistor complètement déplété (FDSol) 2.3. Les avantages du FDSOI

a. Diminution des effets parasites

b. Amélioration du contrôle de la grille sur la charge de déplétion c. Amélioration de la pente sous le seuil

2.4. Les lnconvénient majeur de la technologie Sol 2.5. lmpact sLir I'électrostatique

2.5.1, lnfluence de l'épaisseur de silicium Tsi 2.5.2. lnfluence de l'épaisseur de TB0X 2.6. Conclusion

2.7. Références bibliographiques

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Chapitre 03

3.2 Lavariabilité et ses conséquences

3.3 Lestypes de lavariabilité enricroélectrorique ... „ .... 64

3.3.1.Variabilitésystématique... 3.3.2. Variabilité stochastique 3.3.2.1. Sources de déviation 3.3.2.2. Souces intrinsèques ... 70

3.3.2.3-Sources oridnaires du dessin ... 76

3.3.2.4. Sources oriSnaires du procédé. .. 3.4. Impact de la variabilité su les circuits ... 3.4.1. Cellule mémorie SRAM ... 3.4.2. Circuits malogiques ... 3.5. Souces de variabilité stochastique du VT en technologie FDSOI ... 81

a. Influence desdopants dans le canal de conduction ... 83

b. Sources liées aux effets de canaux courts ... „ ... c. Contributionde l'empilementde grille ... d. Souces spécifiques àlatechnologie FDSOI ... 3.6. Conclusion ... 3. 7 Les références bibliographiques 4.1 . Introduction Chapitre 04 4.2. L'outil de simulation -Silvaco ... ... 87

4.3. Présentation du paquet des programes SILVACO ... 102

4.3.1. Ijes outils de simulation ATLAS (de la société sILVACO) ... 102

4.3.2. Préscmtation d'Atlas ... 104

4.3.3. Logique de piogrammation ... 108

5

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1

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4.4. Modélisation 2D du transistor SOI 4.5. Théorie su les méthodes d'extraction

4.5.1. Principe de la méthode par fonction Y

a. L'extraction de vT à partir de la courbe Y(VG) b. L'extraction de la mobilité à partir de la coube Y(VG)

c. L'extraction du coefficient d'atténuation de mobilité 01à partir de la coube Y(V ... 119 4.6. Comparaison des Paramètres électriques d'un transistor MOS et un transistor FDSOI ... 120

a. la comparaison des couants de drain (Id) b. la comparaison des tensions de seuil c. la comparaison des transductance Gm

d. la comparaisonde lamobilité et facteur d'intention H0 et o1 e. discussion des résultats de comparaison

4.7. La simulation de la variabilité de la tension de seuil du transistor FDSOI 4.7. ] . Etude l'Effet de polarisation de substrat su la tension de seuil 4.7.2. L'étude de l'Effet de variation de dopage sur la tension de seuil

4.7.3. L'étude de l'Effet de variation de l'épaisseu de l'oxyde sur la tension de seuil ... 126 4.7.4. L'étude de 1'effet de variation de la langueur de la grille sur la tension de seuil ... 127

4.7.5. L'étude de l'effet de la variation du travail de sortie work fimction su la tension de seuil ... Erreur ! Signet non dérini.

4.7.6. Mise en évidence du DIBL

4.8. Le calcul de la variabilité aux niveaux d'un transistor 4.8.1. La simulation de la variabilité a l'échelle d'un transistor 4.9. Conclusion

4.10. Références bibliographiques

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I

Liste des acronymes

D

DIBL

DGFET DA Do

E

EOT

Em

Ea

EEPROM

F

FDSOI FinFET

Transistor su silicium massif

Capacité de l'oxyde

Charge de déplétion dans le canal Capacité d'oxyde du box

Désigne la capacité du film de silicium complètement déplétée Capacité d'oxyde situé dans la partie supérieue du film de silicium Capacité d'oxyde situé dans la partie infërieue du film de silicium Technique de dépôt est le dépôt chimique en phase vapeu

Concentration de l'espace

Drain lnduced Barrier Lowering Transistor double -grille

Coefficient de diffusion associé à l'espèce A (bore, arsenic ou phosphore) Coefficient pré-exponentiel de la Loi d'Arrhenius

Equivalent Oxide Thickness

Champ électrique de canal dépend de la polarisation Energie d ' activation

Electrically Erasable Programmable Read On]y Memory

Fully Depleted Silicon On lnsulator Fin (shaped) Field Effect Transistor

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Liste des acronymes

Transductence

Plan de masse (Ground Plane)

H

HVT Demier niveau de tension de seuil HBT Heteroj onction B ipolar Transistor HEMT High Electron Mobility Transistor

I

ITRS

ILINE

IEFF

loFF lsat IC

IG

ID

K

k ksi02 Khigh-k

Intemational Technology roadmap for Semiconductor Couant de drain dépend Linéairement de la tension VG Couant effective

Couant de fiiite

Courant de drain en régime ohmique (VG=VDD ; VD=50mv) Circuit intègre

Courant de grille Courant de drain

Courant de diffùsion

Constante de Boltzmann Constante diélectrique du Si02

Diélectrique ayant une haute pemittivité

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Liste des acronymes L

LEFF

LT

Lc

LElec

P

Ps PDSOI PSM

q Q Q'D

R

Rc

Rsh Rsp

Langueu effective de canal Longueur de transfert Longueu du contact

Longueu électrique du transistor

Métal oxyde semi-conducteu

Dopage du substrat Dopage intrinsèque

Optical Proximity Correction

Puissance statique Partially-Depleted SOI Phase Shift Mask

Charge élémentaire

Charges positives piégées à l'interface oxyde/substrat Charge de déplétion du canal

Résistance de contact Résistance de difïùsion

Résistance de délocalisation

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Liste des acronymes

Résistance de la couche d'accumulation

Résistance par carreau du silicium sous le contact Première tension de seuil, appelée

Résolution EnhancementTechnics Rapid Themal Annealing

S

SoC SRAM SOI SCE S, Svt SPICE SILVACO Ss

T

T Thigh-k

Tsi02piédestal

Tt TJ*p Tsi Tox

TCAD

System-on-Chip Mémoire statique Silicon On lnsulator Short Channel Effects

Surface de la zone de déplétion Sensibilité de la tension de seuil

Simulation Program with lntegrated Circuit Emphasis Silicon Valley Corporation

Pente sous seuil

Températue

Epaisseu physique du high-k

Epaisseu physique de l'oxyde piédestal Fréquence de fonctionnement d'un circuit Profondeu de déplétion du dispo

Epaisseur de silicium Epaisseu d'oxide

Technology Computer Aided Design

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Liste des acronymes

U

UTBB

UEFF

UTMOST

Ho

VFV VDD.

VDS VGS

VBB

W

WEFF

W WPE

Ultra-Thin Body and BOX Mobilité effective des porteurs

Universal Transistor Modeling SofT ware Mobilité des porteurs

Tension de seuil pour un transistor canal court Tension de grille

Tension de drain

Tension de commmde pour se bloquer Transistors MOSFETs à Appauvrissement

Tension de bandes plates Tension d ' alimentation

Tension entre le drain et la source Tension entre la source et la grille

Polarisations par la face arrière ou VBB Œour BackBiasing).

Largeu effective de canal Largeur du contact

Well proximity effect

Profondeu de dopage

Zone de silicium fortement dopée

Zone de charge d'espace

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Liste des acronymes

®F

®m

®s

Pc

Psi

sr Tsl Ts2

£s

€ox

o(Ap)

Potentiel de Femi

Travail de sortie de métal Travail de sortie de silicium

Résistance spécifique de contact de l'interface silicium/siliciue Résistance du silicium

Pemittivité relative

Potentiel de surface dans les régions supérieures du film.

Potentiel de surface dans les régions inférieure du film.

Permittivité de silicium Pemittivité d'oxyde

Ecart type d'une perfomance du transistor causé par ces deux types de sources indépendantes

Premier facteu d'atténuation de mobilité

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Liste des figures

Figure 1. 1 : Transistor MOSFET Planaire (structure et symbole) Figue 1. 2: MOS à appauvrissement et MOS à enrichissement Figue 1. 3 : Transistor MOSFET Nomally-OFF

Figure 1. 4: Caractéristique de transfert d'un MOSFET à enrichissement Figure 1. 5 : Transistor MOSFET Nomally-ON

Figue 1. 6 : Caractéristique de transfert d'un MOSFET à appauvrissement Figue 1. 7: Transistor NMOSFET en régïme d'accumulation

Figure 1. 8: Transistor NMOSFET en régime de bandes plates Figure 1. 9: Transistor NMOSFET en régime d'accumulation Figure 1.10 : Transistor NMOSFET en régime linéaire Figure 1. 11 : Transistor NMOSFET en régime de satuation

Figure 1. 12: Profil du potentiel de surface pou un transistor nMOS à canal (a) long et @)

Figure 1. 13 : Influence de l'effet du DIBL sur la caractéristique ID-VG du transistor MOS .... 33 Figure 1. 14: Influence de I'effet du pariage de charge su la caractéristique du courant du transistor MOS VD =1 V

Figure 1. 15: Extension des zones de déplétion dans le substrat conduisant au phénomène de Perça8e

Figure 1. 16: Géométrie des zones de déplétion liées à la grille et aux zones souce/drain ... 34 Figure 1.17: ION/ IOFF du transistor nMOSFET su substrat massif. Pou des longueus de grille inférieues à 20-30nm, résultats obtenus par différentes firmes de conception des SC ... 36 Figue 1.18 : Porteurs générés par ionisation par impact à la jonction canaldrain (1). Les trous peuvent créer un courant de substrat (3) ou créer un abaissement de barrière en migrant vers la source (2) ce qui produit une nouvelle injection d'électrons dans le canal. Enfin, les électrons peuvent être injectés dans l'oxyde de grille (4)

Figure 1. 19: Diagramme schématique présentant (a) la courbure des lignes de courant dans la région souce/drain et (b) les composmtes de la résistance série ... 38

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Liste des figures

Figure 11. 1: (a) Illustrations des différentes architectues de transistor MOS basées sur L'utilisation de silicium ultramince : ETSOI (gauche), Tri-Gate (centre) et Nanofils (droite). @) coupes Au microscope électronique à transmission (TEM) issues de la littératue [38] [40] ... 45 Figure 11. 2: Prédictions de l'ITRS : fin des technologies CMOS sur substrat massif introduction du FDSOI

Figure 11. 3: Schéma d'un substrat SOI (Silicon on lnsulator)

Figue 11. 4 : Représentation schématique d'un transistor PDSOI (a) et FDSOI (b) ou TDep est La profondeu de déplétion du canal

Figure 11. 5: Evolution du DIBL en fonction de la longueu de Grille LG de dispositif UTBB NMOS avec un GP [07]

Figure 11. 6: Coupe schématique de transistors MOS (a) bulk et (b) SOI [05]

Figure 11. 7: Distribution de la charge de déplétion pou le MOSFET bulk et le SOI ... 51 Figue 11. 8: Circuit capacitif équivalent (a) d'un MOSFET sur substrat massif et (b) d'un SOI MOSFET

Figue 11. 9: Comparaison de la pente sous le seuil du transistor MOS en technologies bulk et SOI, Pour une géométrie constante

Figue 11. 10. Influence électrostatique su le Sol à une grille

Figure 11.11 : représentation schématique d'un transistor BULK et d'un transistor UTBB avec leur Lignes de champ parasites et les fomules de leur intégrité électrostatique respective [08]..53 Figure 11. 12 impact de l'épaisseur de silicium Ts. sur la caractéristique V"(LG) d'un dispositif UTBB, TBox=10nm, et VD=0.1V L'effet SCE est réduit lorsqu'on diminue Tsï ... 54 Figure 11. 13 : impact de 1'épaisseu de silicium Ts. su la caractéristique DIBL(LG) d'un dispositif UTBB, TBox=10nm, et VD=lv.Réduire l'épaisseu du film de siliciun améliore le contrôle des effets électrostatiques

Figure 11. 14: impact de l'épaisseur de silicium Tsi sur la pente sous le seuil d'un dispositif UTBB, TBox=10nm, et VD=0.1V. S est plus faible lorsque l'on réduit Tsi

Figue 11.15 : évolution du couple À.TBox en Fonction de l'épaisseu de diélectrique entené. On note qu'en diminuant TBOX, À,TBOX tend Vers 0. LElec = 22nm

Figure 11. 16 : évolution du DIBL et de la pente sous le seuil S en fonction de TBox (en présence d'un plan de masse). Diminuer TBox améliore le contrôle du DIBL ainsi que la pente sous le seuil. LEiec = 22nm, Tsi=5nm

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Figure 111.1: Placement de 2 transistors en commoncentroid. Les transistors 1 et 2 ont été séparés chacun en une somme de deux transistors qui sont placés de manière symétrique par rapport au centre du dessin du circuit

Figue 111. 2: Représentations illustratives des différents niveaux de variabilité : (a) variabilité mesurée au sein d'une même puce. (b) et (c) représentent respectivement les composantes stochastique et systématique de (a)

Figure 111. 3 : Une paire de transistors identiques, placés au plus proche l'un de l'autre. La différence de caractéristiques électriques entre les deux est reconnue aléatoire car leus paramètres de fabrication sont considérés identiques à cette distance minimale. [16] ... 66 Figure 111. 4: Graphe de Pelgrom du Vth de différentes technologies mesurées ou simulées [3].67 Figure 111. 5: Répartition spatiale de l'épaisseu d'oxyde liner mesurée sur la plaque no 5 d'un lot de 12 plaques

Figure 111. 6: Boites à moustaches représentant la population du paramètre

Figure 111. 7 : Image SEM de traits de polysilicium. On voit nettement l'imperfection du bord de grille [27]

Figure 111. 8 : Exemple de faible (a) et forte @) mgosité de ligne [28]

Figure 111. 9: Potentiel de surface sous l'influence d'un seuljoint de grain [38] ... 73 Figure 111.10 : Simulation de 2 transistors qui diffèrent uniquement par le positionnement local des dopants dans le canal

Figure 111.11 : Tensions de seuils de 2500 transistors de la figue 3.10 en fonction du nombre de dopants dans la couche de désertion [39]. Nanomètres (couche d'inversion) [40 ... 74 Figue 111. 12: Simulation prenant en compte les irrégularités de la surface Si02/Si [46]. On peut observer séparément de haut en bas l'irrégularité de la surface oxyde/silicium, une iso surface de niveau de dopage de 1017 cm-3 et la distribution de potentiel à la surface du canal ... 75 Figure 111.13: Image SEM de l'oxyde de grille illustrant les imperfections d'épaisseur [47] .... 76 Figure 111.14: Gravure sèche et humide [51]

Figue 111.15: Profils en températue des recuits spike, soaket flash [52]

Figure 111.16: (a) Schéma électrique d'une cellule SRAM-6T. (b) Coubes "papillons" obtenues par Simulation su des cellules SRAM-6T constituées de transistors bulk [55] ... 82 Figue 111. 17: Schéma électrique (a) d'un miroir de courant et Œ) d'une paire différentielle. . .83 Figure 111. 18: Evolution du nombre de dopants en fonction du nœud technologique. Le RDF devient par conséquent une source de variabilité de plus en plus critique [62] ... 84 Figuie 111. 19 : oAvt en fonction de 1/ W.L . (a) Ije paramètre d'appariement iAo VTest obtenu par régression linéaire. @) Le paramètre d'appariement iAoVT est obtenu en calculant la

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Introduction générale

Ikpuis plus de 30 ans, l'industrie des semi-conducteurs s'est toujours distinguée par sa rapidité à produire de nouvelles générations de composants toujous de plus en plus performants.

Cette évolution est décrite depuis 1970 par la loi de Gordon Moore [1] qui prévoit un doublement du nombre de composants par circuit, tous les dix-huit mois.

Cependant, depuis le début des années 2000, cette loi n'est plus suffisante pou garantir de meilleures perfomances tout en réduisant le coût entre deux générations. Les dimensions caractéristiques du transistor sont devenues si faibles que des phénomènes parasites ont commencé à impacter significativement ses perfomances électriques, notamment la dégradation du contrôle électrostatique de la grille sur le canal de conduction. Des solutions technologiques ont vu le jour afin de poursuivre la minïaturisation, mais des limitations intrinsèques au tramsistor su silicium massif ne pourront plus longtemps être contoumées dans ce monde désomais nanométrique,

De nouvelles architectures ont ainsi été développées afin de le remplacer, parini lesquelles on trouve notamment les transistors Fin FET [2] [3] [4] et les dispositifs à film mince su diélectrique entené (nommés communément FDSOI) [5] [6] [7].

Le marché actuel de la microélectronique requiert à la fois des perforrnances élevées et une faible consommation pou les applications mobiles (informatique, téléphorie ,... ) afin d'augmenter l'autonomie. 11 est également indispensable de pouvoir Co-intégrer su une même puce plusieus fonctionnalités ®ou un minimum de place). On parle alors de SoC ®our System- on-Chip). Cela est possible en développant une platefome techno]ogique possédant plusieus tensions de seuil (VT). Sur silicium massif, l'ajustement de la tension de seuil est réalisé par une modification du dopage du canal de conduction. Cependant, les architectues FDSol et FinFET requièrent un canal non dopé afin de bénéficier de tous leurs avantages en termes de contrô]e électrostatique. D'autres solutions sont par conséquent nécessaires, comme la modification du matériau de grille dont le travail de sortie a un impact direct su la valeu du VT.

La technologie FDSol planaire possède également un puissant braLs de levier pemettant d'adresser cette problématique de multi-VT. L'utilisation d'un diélectrique enterré mince, couplé

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à un plan de masse implanté sous celui-ci. peut servir de seconde grille (de manière similaire aux transistors sur silicium massiD, dont la polarisation appliquée sur le substrat peut être utilisée afin de moduler très précisément la tension de seuil.

Une autre problématique majeure liée à la miniaturisation des dimensions des transistors est la difficulté croissante d'avoir des caractéristiques électriques qui soient les plus proches possibles d'un dispositif à l'autre. Depuis le nœud technologique 90nm, la contribution systématique liée au processus d'intégration n'est plus prédominante devant la contribution stochastique, induite quant à elle par des sources de fluctuations dont la longueur de corrélation est très faible devant les dimensions des transistors, telles que la variation statistique du nombre de dopants, la granularité de la grille métallique. la rugosité de flanc de la grille, etc. On assiste alors à des variations de la tension de seuil et du courant de drain entre deux transistors situés à la distance minimale autorisée par les règles de dessin. Cette source de variabilité est par ailleurs beaucoup plus complexe à minimiser car elle n'est pas directement liée à la qualité des équipements utilisés pou la fabrication des dispositifs. Elle a tout d'abord eu une importante influence su les applications analogiques (paires diffirentielles, miroirs de courants, etc.) [8]

[9], puis ces variations ont impacté significativement les applications numériques en temes de délai et de fiiite [10] [11] [12], et plus particulièrement la stabilité en lectue et en écritue des circuits mémoïres SRAM en Taison des très petÉtes dimensions des disposïtîfs utilisés [13] [14].

C'est désomais une problématique majeue lors du développement d'une nouvelle filière technologique, au-delà des optimisations usuelles des performances.

C'est dans ce contexte que se situe ce mémoire de thèse traitant de la variabilité stochastique du transistor MOS en technologie FDSOI. L'objectif est d'appréhender les sources de fluctuations impactant les caractéristiques électriques du dispositif et leu influence sur les circuits.

Dans le premier chapitre, nous allons présenter le fonctiomement du transistor MOS su silicium massif, ainsi que les principales problématiques liées à la miniaturisation des dimensions du dispositif.

Dans le second chapitre, nous allons présenter la Technologie silicium su isolant /SOI (Silicon On lnsulator) Et les avantages et les inconvénients de la technologie FDSOI, Les différentes sources de fluctuations intrinsèques à cette architectue seront présentées

Dans Le troisième chapitre nous allons cemer l,a problématique de la variabi]ité dans le transistor en se basaLnt su la variabilité de la tension de seuil et du courant de drain en technologie FDSO I.

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Dans le quatrième chapitre nous allons présenter les résultats de nos calculset les simulations effectués sur le simulateur SILVACO-TCAD.

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Chapitre 1 : Présentation de la technologie Métal-Oxyde-Semiconducteu

Chapitre 1 :

Présentation de la technologie Métal-Oxyde-Semiconducteur

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Chapitre 1 : Présentation de la technologie Métal-Oxyde-Semiconducteur

b. Transistors MOSFETs à Enrichissement

Les Transistors à enrichissement ne comporte pas ce caml lors sa fàbrication ils sont bloqués sans l'application de tension de commande (Normcz//}; ojïJ, ils deviennent passants à partir une tension de commande bien déterminée appelée tension de seuil VTH (77ire.çÆo/d

yo//agc). Cette tension entraine l'inversion de la nature du substrat sous la grille.

Figure 1. 2: MOS à appauvrissement et MOS à enrichissement

1.3. Les modes de fonctionnement d'un transistor MOSFEET

Le fonctionnement d'un transistor MOSFET dépend de la formation d'un canal de conduction sous la grille entre la source et le drain. Un canal de conduction enti€ la source et le drain peut être fomé soit en utilisant une couche implantée ou enterrée dans le substrat, soit en appliquant une tension de grille [17].

13.1. MOSFET à canal non-préformé (Normally-OFF)

Le transistor qui n'a aucun cmàl de conduction entre la source et le drain a la tension nulle de grille VGs=0, n'a aucun courant de drain qui circule, parce que le circuit source-drain se compose de deux jonctions en série l'une est PN, l'autre est NP, et il y aura donc toujous l'une des deux en inverse.Cetype de transistors s'appelle transistor MOS a enrichissement (Nomally-OFF), car une tension VG positiveenrichit le canal en porteus minoritaires, pemettant le passage du courant [ 15] .

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Figure 1. 3: Transistor MOSFET Nomally-OFF

Dans tels dispositifs une certaine tension minimale de gïlle appelée la tension de seuil ou tension d'ouverture qui est nécessaire pou créer un canal de conduction.

On peut définir la tension de seuil d'un transistor MOSFET comine étant la tension minimale de la tension de grille qui doit être appliquée pou fomer une couche d'inversion [16].

La caractéristique de transfert ID(Vcs) va avoir la fome suivante, qui montre un début de conduction à paTtir de VGs=VT.

Figure 1. 4: Caractéristique de transfert d'un MOSFET à enrichissement

1.3.2. MOSFET à canal préformé (Nomally-ON)

Si le transistor possède un canal de conduction entre la source et le drain de telle sorle que le dispositif est passant, même à la tension nulle de la grille, le dispositif est appelé transistor MOS à appawrissement (Normally-ON) [ 15].

Figure 1. 5: Transistor MOSFET Nomally-ON

26

27

(23)

I

1 1

I I I

1 1

I I ] I I I I I I

1 1

I I

Chapitre 1 : Présentation de la technologie Métal-Oxyde-S emiconducteu

1.4.1. Régime d'accumulation

Les porteurs majoritaires (trous) du substrat sont attirés à proximité de l'interface oxyde/substrat.La barrière de potentiel est trop haute pou êtpe fimchie par les por(eurs minoritaires présents dans la source. Le transistor est par œnséquent en régime d'accumulation

Grille

+++

Figure 1. 7: Transistor NMOSFET en régime d'accumulation

1.4.2. Régime de bandes plates :

I.a coubure des bandes est nulle.

Gril]e

Figiire 1. 8: Transistor NMOSFET en régime de bmdes plates

1.43. Régime de déplétion

Les porteurs majoritaires (trous) sont repoussés de l'interÉàce oxyde/substrat. 1] se crée ainsi une zone dépourvue de porteurs libres. La barière de potentiel entre le canal et les jonctions soucedrain commence à s'abaisser mais ne laisse pas encore la possibilité aux

électrons de la fimchir. Le transistor est en régime de déplétion.

Grib

+.+

: ++++ . + + +

Figtire 1. 9: Transistor NMOSFET en régime de déplétion

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(24)

1

I I I I I

1 1

I I I

1 1

I

1 1 1

I

1.4.4. Régime d'inversion faible :

Les porteurs minoritaires commencent à ffinchjr la barrière de potentiel et foment une couche d'inversion à proximité de l'interface oxyde/substrat. La densité de porteurs minoritaires (électrons) reste inférieue à la concentration de porieurs majoritaires dans le substrat (trous). Le couraLnt de drain évolue exponentiellement avec la tension VG suivant un mécanisme de diffiision. Les porteurs se déplacent grâce à un gradient de charges de telle manière que les électrons vont de la zone de forte concentration (côté souce) vers la zone de faible concentration (côté drain). La tension de seuil est atteinte lorsque la concentration de porteurs minoritaires à proximité de l'interface oxyde/substrat devient égale à la concentration des porteurs majoritaires dans le substrat, ce qui intervient quand Ts=2Ç}F. Le transistor est en régime d'inversion faible.

La tension de seuil est définie telle que :

V"=VFB+2PF-(Ë)(I.3)

Avec QDEp la charge de déplétion dans le canal. Nous noterons que le travail de sortie ®m du métal intervient directement dans la valeu du V7` par l'intemédiaire de la tension VFB

1.4.5. Régime d'inversion forte :

La concentration de porteurs minoritaires (électrons) à proximité de l'interface oxyde/substrat est beaucoup plus grande que la concentration de porteurs majoritaires dans le substrat. Le courant de drain est déteminé par un mécanisme de dérive selon le champ longitudinal fixé par la tension VD. Le transistor est en régime d'inversion forte.

Quand VD < Vc -VT , le transistor fonctionne en régime ohmique. Le courant de drain dépend Linéairement de la tension VG et est donné par :

ILiNE--(W==:=).PEFF.Cox.(VG-VTh-V=).VD(l.¢)

Avec WEFF la largeu effective du canal (WEFF=W en technologie FDSol grille simple), LEFF la longueur effective du canal et #EFFla mobilité effective des porteurs.

Quand VD2 VG-V", un pincement appaiai^t du côté du drain. 11 tend à se rapprocher légèrement de la source quand VD augmente. Le potentiel au point de pincement est constant et indépendant de laTension de drain. Le transistor est en régime de saturation. ID n'évolue donc plus en fonction de VD, ce qui dome :

ISAT--.-z.(WË=).UEFF.Cox(Vg-v.)2

29

¢.5)

(25)

I I

1 1

I I I I I

1 1

I I I

1 1

I I

1 1

I

Chapitre 1 : Présentation de la technolode Métal-Oxyde-Semiconducteu

I,es équations de courant de drain que nous venons de voir montrent qu'il est important de maintenir une capacité Cox élevée. 11 est en effet bénéfique de réduire l'épaisseu de I'oxyde de grilleTox afin d'augmenter le couplage eme la grille et le canal. ce qui se traduit par une augmentation de la densité de charge d'inversion et donc des couants ILiN et lsAT. Cependant, l'amincissement de l'oxyde de grille entraîne une augmentation de la probabilité de voir des porteurs minoritaires flanchir la barière de potentiel représentée par ce diélectrique. Cet effet tunnel est à l'origine des fiiites de grilles citées précédemment, à savoir les fi]ites entR: la grille et le substrat et entre la grille et les extensions du drain et de la source.

Figure l.10 : Trmsistor NMOSFET en Figure l.11 : TransistorNMOSFET en régime linéaire régime de satLiration

1.5. La réduction d'éche]le et ]es effets associés

1.5.1. Enjeuxet di]emmes régissant ]'évo]ution des performances des MOSFET L'évolution de la technologie actuelle est liée à la conception des transistors dans les meilleues échelles possibles, ceci est dû aux exigences du marché ; rapidité, ftible dissipation d'énergie et gmnde densité d'intégration. Ia taille des transistors a été réduite et atteint actuellement et même moins d'un micromètre grâce aux nouveaux piocessus de fabrication, notons la lithographie qui pemet d.imprimer des grilles a des dimensions extrêmement petites, ainsi des isolants parffits même en telles dimensions. Actuellemcmt les processeurs de haiites perfoimances sont menus de transistors à des longueuis de gril]e moins de 100 nanomètres avec un oxyde de moins de 2 nm d'épaisseur.

30

(26)

I

1

I

1

I I I I I I I I I I I I I I

1.5.2. La réduction d'échelle ou « scaling »

Les caractéristiques électriques du transistor MOSFET peuvent être principalement décrites par deux paramètres, le courant de saturation loN, et le courant de firite loFF, un faible courant de fiiite va permettre de limiter la consommation et la puissance statique dissipée (Ps=VDD. IOFF) dans un circuit. D'un autre coté la fféquence de fonctionnement d'un circuit va être gouvemée par :la résistance et la capacité des lignes d'interconnexions et le délai intrinsèque du transistor Ttdonné par :

tt - ,#,.6,

Dans un dispositif Transistor (il n'y a paLs des interconnexions), on note l'intérêt d'avoir un courant loN élevé pou obtenir une fiéquence de commutation élevée mais ce n'est pas une condition sufïisante. Le courant likai = IONs'exprime par :

JDSAT=Pcmco*/.(#).VriawacJDsai=(Vc"h)q.D

On remarque que si le courant augmente par augmentation de de Cox®ar la réduction de l'épaisseu de l'oxyde ou une augmentation de la largeu Wefl) le délai va rester constant. La réduction de la longueur de grille Lg pemet en revanche d'améliorer loNet Tt. c'est su ce principe sïmple qu'est basée Ja ]oi de Moore [21], e]le prévoie et impose au marché des semi- conducteurs à travers des spécifications de l'Intemational Technology roadmap for Semiconductor (ITRS) [22].

1.5.3. Effets Parasites lies au Scaling :

La futue génération de transistor MOS atteindra des dimensions caractéristiques de l'ordre de quelques nanomètres. Au-delà des difficultés de lithographie qu'il conviendra de sumonter avant d'en arriver à la réalisation industrielle, ces « NanoMOSFET » imposent de nouveaux défis technologiques à relever et dévoilent de nouveaux phénomènes qu'on ne peut plus négliger, Dans ce qui suit. nous allons examiner les principales contraintes technologiques auxquelles les dispositifs MOSFETs sont confïontés dans leu course à la miniaturisation.

l.S3.l. Les Effets canau courts (SCE) :

De manière générale, les effets canaux courts notes SCE (SÆor/ CÆan#e/ EJffec/.ç) constituent tous des effets paiasites qui ont une influence su les caractéristiques du MOSFET tels que ; la tension de seuil Vih. Deux effets paiasites sont prédomimnts lorsque l'on atteint des dimensions

31

(27)

très fàibles : le partage de charge CSE (Cbge Stir!.ng ow JZo//-o:ffl et le DIBL (Dr#J.n /ndwced BcirrJ.er £owerJ.ng) [16].

a. DIBL (Drain lnduced Barrier Lowering) :

Le phénomène de DIBL (ou abaissement de la barrière de potentiel du drain) conceme le potentiel de surface, il est pris en compte lorsque le transistor fonctionne en régime sous seuil ou ffible inversion, en effet la distribution du potentiel de surface dans le canal dépond à la fois du champ transversal qui est contrôlé par la tension de la grille et le champ longitudinal qui contrôlé par la tension du drain. Quand la tension de drain augmente, la couche de déplétion s'étend de plus en plus dans le canal vers la source, il se produit alors un abaissement de la barrière source- canal (figure 1.12-a).

L'abaissement de la barrière à la source pemet l'injection d'électrons dans le canal (en surface) et ceci indépendamment de la tension de grille. La grille perd donc le contrôle du courant de drain sous le seuil. Cet effet est d'autant plus marqué lorsque la tension de drain augmente et lorsque la longueur de canal diminue (figure 1.12-b) [16].

TrarBisdN k)ng Transistor coiirt Trans6tor courl

< > <.+

\L

Soürœ Drain Source Diain Sourœ

mh

Figure 1. 12:Profil du potentiel de surface pour un transistor nMOS à canal (a) long et (b) court.

L'effet DIBL est habituellement mesué par le décalage de la couche de transfert en régime sous seuil AVThdivisé par AVDs entne deux coubes résultant de deux tensions de drain diffërentes. Ce résultat s'observe sur la caractéristique /D-yGen échelle logarithmique tracée à la figue 1.13.

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(28)

I I

1

I I I I I I I I I I I I I I I I

0.0 02 0. OJ. OJ 1® .2

F`e..i-..an de -or.e.V. (`/)

Figure 1. 13 : Influence de l'effet du DIBL su la caractéristique ID-VG du transistor MOS.

b. Le partage de charge de déplétion (CSE) :

L'effet de partage de charge (CSE) apparaît lorsqu'une partie significative du canal n'est plus contrôlée par la grille à cause de l'influence des jonctions de source et de drain Quand VDsaugmente, la quantité de charge contrôlée par la grille diminue en dessous de sa valeur obtenue pou VDs= Oy. Cet effet se traduit par une diminution de la tension de seuil et par une augmentation de la pente sous le seuil SS ainsi que du courant. Ce résultat s'observe bien sur la caractéristique ID -VGen échelle logarithmique de la figure suivante :

Figure 1. 14: Influence de l'effet du partage de charge sur la caractéristique du courant du transistor MOS VD =1V

En plus de cet effet canal court, on assiste à un effet canal étroit. La région de déplétion effective créée par la tension de grille sous l'oxyde de grille s'étend latéralement. Cependant, contrairement à l'effet du canal court, cet effet dû au caml étroit conduit à une diminution de la valeu du courmt et, ainsi. à une augmentation de la tension de seuil [23],

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(29)

I I I

1 1

I I

1 1

c. Perçage (Punch-through) :

Le courant de drain en régime sous le seuil peut aussi bénéficier d'un passage entre la source et le drain plus en profondeu dans le substrat. I.e contrôle de la grille est moins efficace lorsque le courant est localisé en profondeu dans le subsmt. L'intensité du courant de punch-through dépend principalement de la distribution du potentiel sous le canal et pai' conséquent des zones de déplétion. Si la surfàce de déplétion à proximité du drain s'étend trop profondément en direction de la source (figüe 1. 15), la bariène de potentiel à la source décroît et des porteurs sont injectés de la source vers le drain en volume. Iæ phénomène de perçage dépend donc fortement de la tension de drain appliquée et de la profondeu des jonctions.

G

L5L

_purihhDud

Sütmp

Figure 1. 15: Extension des zones de déplétion dans le substrat conduisant au phénomène de PeTçage.

d. Effets canaux courts sur la tension de seui]

Quand la longueu du canal devient proche du micron, les effets canaux courts côté souice et drain jouent un rôle non négligeable. La figure 16 montpe la répartition de la charge de déplétion dans un MOS à canal court. La zone de charge d'espace est créée par un champ qui possède une composante longitudinale associée à la capacité MOS grille-canàl et une composante longitudinale associée à la capacité de transition de la jonction n+ p du contact ohmique.

S-, Grœo Dl ii=i

Fîgur€ 1. 16: Géométrie des zones de déplétion liées à la grille et aux zones source/drain.

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(30)

I

1

I I I

Chapitre 1 : Présentation de la technoloSe Métal-Oxyde-Semiconducteu

Un modèle simple, développé plus-tard, pemet de déteminer graphiquement les relations qui établissent le partage de la charge de déplétion entre gri[le, source et drain. La zone de distribution de la charge de déplétion du canal Q'D est représentée par le trapèze violet de la Figurel.16 de surface S' = Ws.££=f:2. Cette surface est inférieue à celle utilisée en première approximation pou les canaux longs (S=Ws.L). Un fàcteu conectif, purement géométrique, s'écrit :

K=#c=#--i-Àft.8)

La tension de seuil résultant de cette conection s'écrit ainsi :

VTh=P"-¥+2P=-F¢.9)

Si la longueu de canal diminue, la charge de déplétion contrôlée par la source et le drain prend de plus en plus d'importance par rapport à celle contrôlée par la grille, Cette diminution de charge de déplétion va entraîner une diminution de la tension de seuil.

e. Le courant de Fuite loFF et Le Compromis loN ÆOFF

11 est déterminé comme courant du drain IDspour VGs=O et VDs = VDDc'est l'une les plus importantes caractérisations des transistors MOSFET, c'est un paramètre lié directement aux effets canaux court de manière que la puissance dissipée lors son fonctionnement Ps = IOFF.VDD Actuellement et lors l'intégration des milliers de transistor su la même puce il est recommandé qu'en plus loN.le courant loFFdoit être optimisé. et il devient un paramètre crucial qui détemine l'échelle d'intégration.

Le phénomène est largement remarquable pou des longueus de grille inférieues à 20nm. Les perfomances actuelles sont ainsi très éloignées des spécifications du nœud technologique 45nm, il faut d'ici là réussir à augmenter le courant loN. 11 est ainsi nécessaire d'envisager l'introduction de nouvelles archtectues et de nouveaux matériaux.

35

(31)

1

I I I I I I

oJî o7 10-.

10-90 500 1000 1500 2000

L. (,.A tJr'\ \

Figure 1. 17: loN/ IOFF du transistor nMOSFET su substrat massif. Pour des longueus de grille infërieues à 20-30nm, résultats obtenus par différentes fimes de conception des SC

1.5.3.2. L'injection De Porteurs Chauds

En régime de saturation, il existe au niveau de la jonction canal-drain polarisée en inverse, un champ électrique d'autant plus importaLnt que la longueu du canal diminue. Ce champ électrique de canal (Em) dépend de la polarisation, et est également lié au gradient de dopant de lajonction qui varie avec sa profondeur (Xj). Em est ainsi relié à Xj.

1.5.3.3. Ionisation Par lmpact

Les électrons pénétrant dans la ZCE sont accélérés par ce champ et certains d'entre eux acquièrent suffisamment d'énergie cinétique pou créer un mécanisme d' ionisation par impact.

L'énergie cinétique emmagasinée par un électron lors de son déplacement est transmise au cristal par l'intemédiaire de chocs avec les atomes du réseau. Ce processus assure la dissipation thermique de l'énergie potentielle perdue par les électrons. Cependant, si ce champ électrique est suffisamment intense, certains é[ectrons de la bande de conduction peuvent acquérir une énergie telle que leur impact su un atome du réseau entraîne la n)pture d'une liaison de valence. On compte donc deux électrons dans la bande de conduction et un trou dans la bande de valence.

Ainsi créés, ces porteurs peuvent suivre différents chemins résumés à la figue 1.18.

Les trous peuvent être rejetés dans le substrat et induire un important couramt de substrat. Mais ils peuvent aussi migrer vers la source et créer un abaissement de barrière à la jonction source- canal. 11 se produit alors une injection d'électrons supplémentaires de la source vers le canal. Cet ensemble souœ-drain-canal travaille comme un transistor n-p-n dont la base (canal) est flottante et le col]ecteur (drain) se trouve dans des conditions d'avalanche [ 16] [23].

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I I I I I I I I

Chapitre 1 : Présentation de la technologie Métal~Oxyde-Semiconducteu

Sdbdn' p

Figiire 1. 18: Porteurs générés par ionisation par impact à lajonction canal-drain (1 ). Les trous peuvent créer un courant de substrat (3) ou créer un abaissement de barrière en migrant vers la source (2) ce qui produit une nouvelle injection d'électrons dans le canàl. Enfin, les électrons

peuvent être injectés dans l'oxyde de grille (4).

Quant aux électrons, lorsqu'ils sont accélérés au riveau de la jonction canal-drain, une teiision moyenne appliquée à la grille peut leu pemettre de passer la barrière de potentiel présente à 1'interface siliciumoxyde. I.es porteurs chauds injectés induisent des défauts dans l'oxyde de gille qui changent localement la valeu de la tension de seuil. En général, ces effets de dégradation limitent la durée de vie du transistor.

1.53.4. Résistances parasites à la source et au draîn :

Dms les structures de transistors submicroniques, les résistances intrinsèques de la source et du drain deviement de plus en plus importantes. Comme le courant augmente de concert avec la miniaturisation, la chute de potentiel aux bomes des résistances intinsèques devient non négligeable. De plus, ces résistances ne sont pas réduites avec la diminution des dimensions. I.es résistances séries, comme l'indique la figuie 1.19.b, se composent des diffërentes contributions suivmtes :

Æserie = Rc + Rsti + Æsp + Æaa.10)

Avec Rc la résistance de contact, Rsh la résistance de diffiision, Rsp la résistance de délocalisation et Ra la résistance de la couche d'accumulation.

La résistance de contact dépend fortement de la répartition des lignes de courant le long de la fenêtre de contact. En effet, les porieurs, cherchant à emprunter le chemin le moins résistif, tendent à poursuivre leus paicouis le plus longtmps possible dans le métal. I,a densité des lignes de courant se[a plus importante à l'extrémité droite qu'à l'extrémité gauche du contact.

Iæ modèle utilisé est par conséquent non linéaire et est établi par la formule suivante :

Rc = (Ë#) coth± avac £T = (%)1/2Œii)

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