SIGMA 5

(1)

TECHNICAL MANUAL

SIGMA 5 COMPUTER

September 1968 .

$29.50

Xerox Data Systems 701 South Aviation Blvd., EI Segundo, California 90245 (213) 772-4511,679-4511

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Effective Pages SDS 901172

LIST OF EFFECTIVE PAGES

Total number of pages is 860, as follows:

Page No. Issue

Title • • • • • • . . • . • • • . • • • • . • . • Original A • • • • . . . • • • • • • • • . • • • • • Original i thru xiv • • . . • . . • . • . . . • . • • • Original 1-1 thru 1-12 • • . . . • • • . . • • • . . • Original 2-1 thru 2-20 • . . • . • • . • • . . . • . • Original 3-1 thru 3-758 • . . . . • • • • • • . • • • Original 4-1 thru 4-54 . . . . • • • • • • . • • . • • Original

Page No. Issue

(3)

Section

II

TABLE OF CONTENTS

Title Page

GENERAL DESCRIPTION. • . • . . • . • . . • . . • • • . • • • . . . • • . • . . . 1-1 1-1

1-2 1-3

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1-13 1-14 1-15 1-16 1-17 1-18

i-i9 1-20 1-21 1-22 1-23

Introduction • . . . • . . . • Physical Description . . . • • • . . . • . . . • . . . : . . . • . . . Basic Computer . . . • . . . • . . . Equipment Breakdown . . . . • . . . • . . . Computer Configuration . • . . • • . . . Optional Features . . . . Functiona I Description . . . • . . . • . • . . . • .

Basic Computer Description . . . • . . . Computer Optiona I . . . .

Two Additional Real-Time Clocks . . . . Power Fai I-Safe Feature . . . . Memory Protection . . . . • . . . . • • . . . • . . . • . . . Private Memory Register Extension . . . . Floating Point . . . • • . • . • • • . . . • . . . . External Interrupts . . . • . . • . • . . • . . . • . . . • . . • • . • . . . Memory Expansion . . . • . • . • . . • • • . . . • . . . • . . . Port Expansion . . . • . . . • . • . . . • . . • • • • • • • . . . Multiplexing Input/Output Processor . • . . . • . . . • • . . . • . . . . Addi tiona I Eight Subchannels (lOP) . . • • . . . • • • . . . • • . • . • . . . . • . . . Selector Input/Output Processor • . . . • . . . • • . • . . . • • • • . . . . • . • . Six Internal Interrupt Levels . • • . • • • • • • . . • . • . . • . • . . . • • Maximum Computer System . • • . . . • . • • • • • . • . • • • • . • • • • • • . . • • . . . . • Specifications and Leading Particulars . • • . . . • . . . . • . . . • • . . • . . . • . • . . • . . OPERATION AND PROGRAMMING . . . • • • • • . • • • . . • . . • . . • . • . • . . • • • . • . • • • • • .

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General . • • • . • • • • . . . • • . • • . • • • . . • • • . • • • • . . • • • • . . . • • • • . . . • . • • Operation . • • . . • . • • . • . . . • . . • . • . • . . • • . • • • • . . • • • • . • . • • • Controls and Indicators . . • . . • • • . • . • • . • • • . . . • • . . . • . . • • • . . . • Operating Procedures • . • • • . . . • • • . . • • . . . . • . . . • . • . . • . . . . • . . • . • . Applying Power . . . • . • • . • . • • . • . • • . • . • • • • . • • • . • . • • • . . . • . . • Displaying Contents of Memory Location . • • • . • . . . • . • . . . • . • • . . . • . . Storing Into Memory . . • . . • . . . • . • • • . . . • . . • • . . . • . . . Cleari ng the Program Status Words . . . • . . . • . . . • . . • . . • . . . Altering the Current Program Status Doubleword . . . . Branching From the PCP . . • . • . . . • . . . • . • . • . . . • . . . . Stepping Through a Program . • . . • . • . . . • • . • . . . • . . . Single Clocking an Instruction . . . • . • . • • . . . • . . . • • • • . . . Single Instruction Repetition . . . . • • . . . • . • • • • • • • . . . • . . . Loading a Program . . . • . . . • • . . . • . • . . • . • . . . Programming . . . • . . . . • . . . • . . • . . . • . . . Word Formats . . . • . . • . . . • . . . . Data Word Formats . . . • . . . I ns true ti on Fo rma ts. . . • . . . . • . . . • . . . . • . . . .. . Memory Addressi ng . . . . Reference Address . . . • . • • . • . . • . • . . . . • . • . Effective Address . . . • . . . . • • . . . • . • • • . • . . . • • . • • . Indirect Address . . . • • • . • • . • . . • . . . • . Indexed Addressi ng . . . • . . . • . . . • . • • • . . . • . • . . .

1-1 1-1 1-1 1-2 1-2 1-2 1-2 1-2

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2-10 2-10 2-10 2-10

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Contents

Section

III

2-24 2-25 2-26 2-27 2-28 2-29

SDS

901172

TABLE OF CONTENTS (Cont.)

Title

Indi rect Indexed Addressi ng • . • . • . • . . • . • • • . . . • . . . • • . . • . • . . . • . Doubleword Addressing . • • • • • . • • • • • • • • • . . • . . . • . • . . . . • . • . . . Indexed Doubleword Instructions . • . • • • • . . . • • . • . • . . • • • • . . • . . . • • . . . Halfword Addressing • • . • • • • • • . • . . . • • . . . • • . . . . • • • • . • • . . . • Byte Addressing • • . • • • • • • • • • . • • • • . • • • • • . • . • . . • • . . . • . . . Basic Instructions • • • • • • • • • • • • • • • • • • • • . • • . . . • . . • • • • • • • • • • • • • • . • PRINCIPLES OF OPERATION • • • • • • . • • • • • • • • • • • • • • • • • • . • • • • • • • • • • • . • . • • • . • • •

3-1 3-2 3-3 3-4 3-5 3-6 3-7 3-8 3-9 3-10 3-11 3-12 3-13 3-14 3-15 3-16 3-17 3-18 3-19 3-20 3-21 3-22 3-23 3-24 3-25 3-26 3-27 3-28 3-29 3-30 3-31 3-32 3-33, 3-34 3-35 3-36 3-37 3-38 3-39 3-40 3-41 3-42 3-43 3-44 3-45 3-46 3-47

Introduction • • . • • • • • • • • • • • • • • • • • • • • • • • • • • . • • • • • • • • • • • • • . • . • . . • . • General Principles of Operation . • • • • • • . • • • • • • • • • • • • . • • • • . • • • • • • . • . • • • Centra I Processor Uni t . • • • • • • • • . • . • • . • . . . • . • • . . . . • • . . . • . . • • • Arithmetic, Control, and Address Functions • • • • • • • • • . . . • . • . . . . • • • . • . CPU Timing • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • . • . • . • • Interrupt/Trap Functions • • • • • . • • • • • • • . . • • • . • . • • • . • • • • . • . . . Private Memory Organization • • • • • • • • • • • • • • . . • • . • • • • . • . . • . . • . . . Processor Control Panel • • • • • • • • • • • • • • • • • • • • • • • . . • • • • • • . • • • . . . Floating Point Unit • • • . • • • • • • • • • . . . . • . • • • • • • • • . • . . . . • . . . . • . • Memory Protection . • . . • • . . . • . . . . • . • • • • • . . . • . . . . • . . . Core Memory. • • . . . • . . . . • • . . • . . . • • . . . • . • . . . .

Port Expansion . . • . . . • . • . . . • . . . Three-Wire Core Selection . • . . . • . . . Memory Input-Output . . • • . . . • . . . Input-Output Channel . . • . . • • . . . • . . . Multiplexing lOP . . • • . . • . . . • • • . • . • . . . Selector lOP • . • • • • • . . • • • • . . . • . • . . . • . . . • . • . . . Integra I lOP . • • . • • • . . • . . . • • . . . • . • . . . Chaining . • • • . • . . • . • . . . lOP Priority • . • . • • • . • . • . . • . . . • . . . Detai led Principles of Operation . . . • . • . . . • . . • . . . Central Processing Unit . • • . • . . . • . . . • . . . Arithmetic and Control Ci rcuits • • • • . • . . . • • . • . • . . . Clock Logic . • • • • • • • . . • • . • . • • . • . . . • . . . . • . . . CPU Phases and Timing • • . . • • • • • • • . . . • . . . • . . . . • . . . • . Rea 1-Time Clock • • . . . • • . • • • . • • • • • • • . • . • . . . . • • . . . • . . . Watchdog Timer . • • • . • . • • • • . . • • • • . • • • • • • • • • . . . • . . . . • . . • . . . . Memory Protection . • • • • . . . • . • • • . • • . • • . • . • • • • • . . • . . • . • . . • . . . Traps • • • . • • • • . • . • • • • . . • • . • • • • • . • • . • • . • . • • . • • . • . . . • . Interrupts • • • • • • • • • • • • • • • • • • • • • • . . . • . • • . • . • • • . . • . • • • . . . . • Memory . • • . • • • . . . • . • • . . . . • . . . • • • . • . . . • . . . • . . .

Introduction • • • • • • • • • • . • • • • . • . • • • . . • . . • . . • • . . . • . • . • . . . Memory Bank . . • • • • . • • . • • • . • • • . • . • . • . . • • • • . • • . . . • . . • . . interieaving • • • . . • . • . • . • . • • . • • . . . • . . . • . . • . . . • • • . . . Memory Elements • . • • • . . • . . • . • . . • . . • • • . . . • . . . • . • . . . Memory Switches • . • • • • • . . • . . . . • . . . • . . . • . • . . • . • . . . Memory Configuration . . . • • • . • . . . • • . • . . • . . . • . . . Interleave Transformation . . . • . . . Memory Access Request . . • . . . • . . . • . . . Port Priority . • . • . . . • . . . • . . . . • . . . • . . • • . . . Address Release . . . • . . . Memory Cyc les . . . • . • . . • • . . . Memory Delay Lines . . . . Abort . • • . . • . • . • • . . • . . . Memory Reset . . . . • . . . • . . . • . . ' . . . . Memory Fault . . . . • • . . . Data Register • • • . • . . . • • . . • . . .

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3-48 3-49 3-50 3-51 3-52 3-53 3-54 3-55 3-56 3-57 3-58 3-59 3-60 3-61 3-62 3-63 3-64 3-65 3-66 3-67 3-68 3-69 3-70 3-71 3-72 3-73 3-74 3-75

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Title

Read Timing and Data Flow . . . . Full Write Timing and Data Flow . . . . Partial Write Timing and Data Flow . . . . Parity Checking and Parity Generation . . . . Sigma 5 Core Se lection . . . . Core Characteristics • . . . Basic Core Switch ing . . . • . . . Reading From Memory . . . • . . . Writing Into Memory . . . . • . . . Core Diode Module . . . • . . . Operation Code Implementation . . . .

Preparation Phases . . . • . . . Fami Iy of Load Instructions (FA LOAD) . . . . Fami Iy of Load Absolute Tmtn)r.tior'!S (F.A. LOA D/A.) . . . • • . • • . . . Fami Iy of Store Instructions (FASTORE) . . . . Fami Iy of Selective Instructions (FASEL) LOAD SELECTIVE (LSi 4A, CA) . . . . . Fami Iy of Analyze Instructions . . . , , , , Interpret (INT; 6B, EB~ • • . . . • . • . • . . . Fami Iy of Arithmetic Instructions (FAARITH) . . . . Fami Iy of Multiply Instructions (FAMUL) . . . • . . . Fami Iy of Divide Instructions (FADIV) . . . . Fami Iy of Modify and Test Instructions . . . . Fami Iy of Compare Instructions . . . . Fami Iy of Compare With Limits Instructions (FACOMP/L) . . . . Fomi Iy of Logical Instructions (FALOGIC) . . . . Fami Iy of Shift Instructions (FASH) . . . . Fami Iy of Floating Point Instructions . . . . Fami Iy of Stack and Mu Itiple Instructions (FAST) . . . . Fomi Iy of Branch Instructions (FABRANCH) . . . . Fami Iy of Ca" Instructions (FACA L) . . . . Fami Iy of Program Status Doubleword Instructions (FAPSD) . . . .

t'vA,OVe to Memory Conhol (tvVvK; 6F, EF) . . . . Wait (WAIT; 2E, AE) . . . . Fami Iy of Direct Instructions (FARWD) . . . . Fami Iy of Input/Output Instructions (FAIO) . . . • . . . . Glossary of Terms . . . . Power Fai I-Safe . . . • . . .

General . . . , . . . . Interrupts . . . • • . . . Power Monitor Assembly . . . • . . . Floating Point Unit . . . • • . . . • . . . A-Register . . . • . . . • . . . B-Register . . . • . • . . . • . . . D-Register . . • . . . • • . . . . • . . • • . • . . . . • . . . F-Register . . • • . . . • . • . • . . . • . • . • • • • • • . • . . • . • . . . E-Register . . . • . . . • . . • . . • . . . • . • • • • • . . . . • . . . Adder . . . • . . . • . . . • . . . Floating Point Display . . . • . • . . . Processor Control Panel (PCP) . • . . . • . . . . • • . • . . . • . . . Control Switches . . . • . . . ~ Indicators . . . • . . . PCP Phase Sequenci ng . . . • . . . CLOCK MODE Swi tch . . . . CONTROL MODE Switch . . . . WATCHDOG TIMER Switch . . . .

Page 3-121 3-121 3-121 3-125 3-127 3-127 3-127 3-127 3-130 3-130 3-174 3-174 3-204 3-235 3-249 3-261 3-270 3-274 3-286 3-301 3-317 3-330 3-340 3-349 3-353 3-378 3-438 3-508 3-522 3-524 3-538 3-551 3-553 3-564 3-600 3-624 3-624 3-624 3-624 3-638 3-638 3-638 3-638 3-644 3-644 3-644 3-644 3-648 3-648 3-648 3-648 3-648 3-648 3-655

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3-103 3-104 3-105 3-106 3-107 3-108 3-109 3-110 3-111 3-112 3-113 3-114 3-115 3-116 3-117 3-118 3-119 3-120 3-121 3-122 3-123 3-124 3-125 3-126 3-127 3-128 3-129 3-130 3-131 3-132 3-133 3-134 3-135 3-136 3-137 3-138 3-139 3-140 3-141

SDS 901172

TABLE OF CONTENTS (Cont.)

Title

INTERLEAVE SELECT Switch . • • • • • • . . . • • . . . . • • • • • . . . • . . . AUDIO Switch . • • . • . . . • • • . • . . • • . • . . . • . . . • . . . SENSE Switches . . . . • • • . • . • • . . . • . . . • . . . REGISTER DISPLAY Switch . . • • . • . . . • . . • . . . • . . . REGISTER SELECT Switch . • . • . . . • . • . . . . • . • . . . • . . . I/O RESET Switch • • • • . . . • • • . . . . • • . . • • . . . . • . . . UNIT ADDRESS Switches • . • • . . • . . . • . . . INTERRUPT Switch . • • . . . • . • • . . . . • . . . SELECT ADDRESS Switches . . . • • . . . DATA Switches . . . . Entering PCP Phases . . . . Reset Function . . . • . . . • . . . • . . • . . . Clear PSW1, PSW2 Function . • . . . STEP or RUN from Idle Operation . . . . INSERT Function. . . .. . . . . . DATA ENTER/CLEAR Function . . . • . . . STORE INSTR ADDR/SELECT ADDR Function . . . . DISPLA Y INSTR ADDR/SELECT ADDR Function . . . . INSTR ADDR HOLD/INCREMENT Function . . . . Clear Memory Function . . . . LOAD Function . . . . PARITY ERROR MODE Function . . . . Indicator Lamp Drive Operation . . . . Integra I Input/Output Processor . • . . . • . . .

General . . . • . . . Address and Priority Assignment . . . .

Capabi lities • . • . • . • • • . . • • . • . • . • . . • . . • • . . . • . . • • . • • • . . . • . • .

I/O Fast Memory IOFM . . . • . . . I/o Address Register IOFR . . . • . . . • . . . I/o Data Register 10DA . . . • . . . Address Conversion Circuits . . . • . . . • . . . Instructions, Commands, Orders . . . • . . . • . . . Integral lOP/Device Controller Interface . . . • . Service Cycles . • . . . • . . . • . . . • . . . I/O Phase Sequencing . . . • . . . Power Distribution . . . • . . . Main Power Distribution Box . . . • . . . Power Junction Box . . . . Power Supplies . . . . MAINTENA NCE AND PARTS LIST . . . . 4-1 Mai ntenance . . . . 4-2 Special Tools and Test Equipment . . . . 4-3 Preventive Maintenance . . . ' . . . . . 4-4 Diagnosti c T esti ng . . . . 4-5 Electronic Testing . . . . 4-6 Switch Settings . . . • . . . 4-7 Corrective Maintenance . . . . 4-8 Wirewrap Techniques . . . .

4-9 POWei Supplies . . . ;- : : : : !' !' !' !' !' • • • • • • • • • •

4- 1 0 Parts Lists . . . . 4-11 Tabular Listings . . . . 4-12 Illustrations . . . .

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Title

Parts List Tables . . . • . . . • . Manufacturer Code Index . . . • . . . • . . .

LIST OF ILlUSTRA nONS

Title

Sigma 5 Computer (Typical Configuration) • • . • . . . • . • • • . • . . • • • • • • • • • • . • . • . • • • • Equipment Breakdown . • . . • . . • • . • . • . • . • . • . . . • . . • • • . • • . . • . . • • . • . • . • . • . • . • • • CPU Cabinet . • . • . • . • . . . • . • . . . • . . . • . • . . • • • . . . , , , , , _ . . . • • . Memory Cabinet (Typical) . . . • . . . • . . . • . • • . . . • • . • • . . . • • . • . . • • . . • • • . • Accessory Cabinet No. 1 (Typical) • . . . • . . . • • . • • . . . . • • . . . . • . • . • . . . • . • • • Sigma 5 Minimum System With Integral lOP • • . • • . . • • . . . • • • . • . • . • . • • . . . • • • Sigma 5 Minimum System Without Integral lOP • . . . • • • . • • • . . . • . . • • • . . . . • • • . . • Sigma 5 Maximum System (Typical). . . . • • . • . • • . • . . . • • . . • . • . • . . . • . . . • . • . . . • • • Sigma 5 Processor Control Panel (PCP) . • • • . • . . • . . . • . • . • . • . • . • . • • . • . . . . • . • . . • . • • Sigma 5 Major Elements • • • • • . . . • . . . • . • • . . . . • . . . • . • . . . • • • . . . • • • • Central Processing Unit, Functional Block Diagram • . . • • • . . • . • . • . • • • . • • • . • . . . • • • . • • Arithmetic, Control, and Address Functions, Block Diagram • . • • . • • . • . • • • . • . • . • . • . • . . . • CPU Clock Generator, Simplified Block Diagram • • • • • • . • . . • . • . • . . • • • . • • • . • . . . . • • • • Oscillator Clock Generator, Simplified Block Diagram • • . • . • . • . • . • . • . . . . • . . . • . . . . • Core Memory Organization . • . . . . • • • . . . • • . • . . • • • . • • . . • . • . . • • • • . . • . • . • • • • . • • Memory Connections and Port Expansion • • . . • . • . • . • . • . . • . • . • . • • . . • • . . • . . • . . • . . • . Typical X and Y Core Wiring • . . . • . . . • . • . • . • . • . . . • . . • • • . • • . • • . • . . . . • • • • • • Example of Interfeaving in Read-Restore .t.Aode • • . • • • • • . . . • . • • • . . . • . • . • . • . . • • • Multiplexing lOP, Simplified Block Diagram • • • . . • • . • . • . • . • • • • . . . • • . • . • . • . • . . • . • Selector lOP, Simplified Block Diagram • . . • • . • . • . • . • . • . • . • . • • • . • . • . • • • . • . • • • • • • Typical lOP Priority Arrangement = , • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • •

Basic Logic Symbols Chart • . . . • . • . . . • . • • • . • . • . . • • . • . • • . • . • . • • • . • • • . . . • . • • • • .6.rithmetic and Control Circuits • • • . • • . . . • . • . . • . . . . • • . . • . • . • . • • . . . . • • . • . • • • • • C-Register Inputs and Enabling Signals • . . . • • • . • • . • • • • • . . • • . • • • • . . • • • . • . • . . • . • . C-Register Bit 1 Logic Diagram • . • . • • • . • . • . • . . • • • . • . • • . . • • . . . • . . . • . • . • . • . A-Register Inputs and Enabling Signals • • . . • . . . . • . • . . . • • • . . . . • . . . . • • . . • . • . • • a-Register Inputs and Enabl ing Signals • • . • . . . • . • . • . . • • . . • . • . . . • • . • . . . • • • . • RP-Register and R-Register Inputs and Enabling Signals • . . . • . . . • . . . • . . . . • . . . • D-Register Inputs and Enabling Signals . . . • • . . . . • . . • • . . . • . . • . . • . . • . . . • . . . • • • . • B-Register Inputs and Enabling Signals • . . • . . . • . . . . • . • . . . • . . • • • . • • . • • • • • P-Register Inputs and Enabling Signals . . . • . • • . . • • • . . • • • . • . • . • . • • • • • . • • . . • . • • . . . DIO-Register Inputs and Enabling Signals • • • . • • . • • • • . . • . . • • . • • . . • . • • • • • . • • • . . • • • Macro-Counter Inputs and Enabling Signals . • . • . . • • • . . . • . • • • . • • • . • • • . • • • . • • • . • • • Condition Code Flip-Flop Register Inputs and Enabling Signals • • • . • . • . • . • • . • • . . . • . • . • • • A Plus D Adder Logic • • . . • • • . • • . . • . • • • . . . . • • . • • • • • . • • • • • • • . . • • • • • . • • • • . • • Sum Bus Inputs and Enabling Signals • • . • . • . • . • . • • . . • • • . • . • • • • • • . • . • . • . • . • . . • • • Private Memory Register Block • . . • • . . • • • • • . • . • . . . • • . • • • • • • • • • . . • • • . • . . • • • • • • Word Distribution in Private Memory Block • . . . • • . • . . . • • . . . • • • • • • . . • . • . • . • . • • • • • . SDS 304 Memory Element, Simplified Diagram • . . • . • . . . • • . • . • . • • . . . • • . . . • FT25 Module, Page 0, Byte 0, Simplified Program • . . . • . • . • • . . • • • . . . • • . . . • • • . . Private Memory Data Organization . . . • . • . • . • • . • . • • . • • • . • • . • • • . • . • . . . • • • • • • • Bit Addressing on FT25 Module . • . • • . . • . • • . • . . • • . • • • . • . • . • . . • • . • . . . • . • • • • • • • • Register Extension Chassis, Simplified Logic Diagram . . . . • • . • • . . . • • . . • . • • . . . • . . . • •

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Illustrations

Figure 3-35 3-36 3-37 3-38 3-39 3-40 3-41 3-42 3-43 3-44 3-45 3-46 3-47 3-48 3-49 3-50 3-51 3-52 3-53 3-54 3-55 3-56 3-57 3-58 3-59 3-60 3-61 3-62 3-63 3-64 3-65 3-66 3-67 3-68 3-69 3-70 3-71 3-72 3-73 3-74 3-75 3-76 3-77 3-78 3-79 3-80 3-81 3-82 3-83 3-84 3-86 3-87

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SDS 901172

LIST OF ILLUSTRA nONS (Cont. )

Title

Register Extension FT25 Module, Page 0, Byte 0, Simplified Diagram . . . • . . . Clock Generator, Simplified Block Diagram . • . . . • . . . • • . . . • • . Delay Line 1, Logic Diagram . • . • . . . • . . • • . . • • . . . • . • . • . • . . . • . . . Delay Line 2, Logic Diagram • . . . • . • • . . . . • . • . . . • . . . Delay Line 3, Logic Diagram • . . • . • . • • . • . . • . . . • . . . • . . . • . . . Clock Enabling Gates • • . • • . • • . • . . . . • • • . • • . • . . • • • . . . • . • . . . Store Operation Timing Diagram . . . • . . . • • . . • . . . . • . • . . . . • . . . Data Release Latch, Logic Diagram . . . • . . . • . . . • . Single Clock Generation . . . . • . • . . . • . . . . • . . • . . . • . . . • . . . Osci lIator Clock Generator, Block Diagram . . . • . . . Real-Time Clock, Simplified Diagram • • . . • • . . • . . . Watchdog Timer Control Circuits, Logic Diagram . . . • . . Watchdog Timer Runout, Timing Diagram . . . • • . . . • . . . • . . . Write Lock Registers . • . . . • • • . • . . . • . . • • . • . . . • . • . • . . • . . . • . . . • . . . . Organization of Write Lock Bits on SDS 304 Integrated Circuit . . . • . . . • . . . Write Lock Addressing • . . • . • . • . . • . . . • . . . • . . . T rap Sequence, Flow Diagram • • . . . • . • . . . . • • . • . . • . . . . • . • . . . • . . . • . • . . . Operation Codes Resulting in Trap • • . • • • . . . • . • . . . . • . • • . . . • . . . • . . • . . . Interrupt Phases • • . • . • • • . • . • . . . • . . . • • . • . . . • . . . • . • . • . • . . . • . • . • . . • . . . . Interrupt Sequence, Flow Diagram • . . . . • . • . . • . . • • . • • • • . . • . . • • . . . • . . . Power-On and Power-Off Interrupt Circuits, Cycle of Operation • . . . • • . . . • . . . Service Routine, Timing Diagram • • . • . • . • . . • . . • • . . • . . • . • . . . • . . . • . . . • . Write Direct Sequence, Timing Diagram • . . • • • . . • • . • • • • . • . . . • . • . . . Memory System Interconnection for Eight Memory Modules, One CPU, and Three IOP's . . . • . Sigma 5 Memory Bank, Functional Diagram • . . • • . . . . • • • . . . . • . • • • • • . • . • . . . • • . . . . • • Port Expanders Fond 5 {First and Second} . . . • • . . • • • . . . • • . • • • . . • • . . . • • . . . Toggle Switch Modules (ST14) . • . . • . • . . • • • • • • • • . . • . . • . • • . . • . • . . . • . . • • . • • . . • . 32K Interleaved Memory, Example 1 •••••••.•.•.•••••••••.•••••••••.••••••••••

32K Interleaved Memory, Example 2 • . • • . • . • . • . • . . . • • . • . . . • . • . . . • . • . • . • • . • • . . . 32K Interleaved Memory, Example 3 . . . . • . . . . • . • . . • . • . . . . • . . • . • . . • . . • . • • . • . • • . Bank Size, Interleave Size, and Bank Number Switches • . . . • • • . • . • • . . . • . • • . . • • . • . • . • . Address Transformation for Interleaving (Port C), Simplified Diagram . . . . • . . . . • . • . • . . . • . • • Memory Address Register and Interleave Transformation Logic • . . . . • • • . . • . . . • • . • . • • • • . . • Address Here Logic, Ports A, B, and C . • . . • • . • . • . . . • . • . • . . . • . • . • . • . . . • . • . • . . . • • Memory Request and Port Override Logic . . . • • • . • . • . • . • • • . • . • . • . • . • . • . . . • . • . • . • . Port Priority and Address Release Logic • • . • • • . • . . . • . • . • . . . • . • . • . . • • • . • . . . . • . • • • • Read, Full Write, and Partial Write Logic Diagram . . . • • • . • . • . • . . . • . . . • . • . . • . . Read and Write Delay Lines • • • . . . • . . • • • • • • • . . . • . • • . . . • . . • • . • . • • • . . • • . . • Read-Restore and Full Write Delay line Timing for Port C. . . . • • . . • • . . • • • . • . • • . . . . • • Partial Write Delay line Timing for Port C . . . • . • • . • . • . • . • . • . • . • . . . • . • . • . . . Read-Restore De lay line Tim ing for Ports A or B . • . • . . . • . . . • . . . • . . . • . . . Ports A and B Deldy Line . . . • . • . . . • . • . . • . • . . • . . . • . • . . • . • . . . • . • . • . . • • . . . Memory Busy (MB), Logic Diagram . . . • . . . • . • . . . . • • . . . . • . . . • . . . • • Power Fai I-Safe, Reset, and Memory Fault, Logic Diagram • . . . • . • . • • . • • . . . • • • . . . • . M-Register (MOO, Typical of MOO-M3l) . . . . • . . . . • . . . • . . . • • . • . • . • . • . • • • . . . . • . . Read Timing Diagram . . . • . . . • . • • . . . . • . • . • . . . . • . . . • . . . • . • . • . • . • • . . . • Full Write Tim ing Diagram . . . • . • . . . • . . . • . • . . . • . . • • . . . • . . Partial Write Timing Diagram • . . • . . . • . • • • • . . . . • . . . • • . . . • • . • . • . . . • . Parity Determ ination Logic Scheme . . . • • • • . . . • . • . • • . . Basic Core Switching . . . • . • . . . • • . . . . • . . . . • . • . • . . . • . . . • . • . • . . . Simplified ~.~emorYI Read-Restore Operation . . . • . . . • . . . Simplified Memory, Clear Write Operation . . . • . . . . • . . . • . . • . . . • Bit Plane Layout in a Core Diode Module • . . • . . . • . . . • • . • . . . • . • . . . . Core Diode Module, Open to Expose Bit Planes . . . • . . • . . • . • . . . . • • . • . . . • • . . • . Core Diode Module, Closed, as Inserted . . . • . . . . • . . . • . . . . • . . .

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LIST OF ILLUSTRATIONS (Cont.)

Title

Core Diode Module, Bit Planes, X Wire Crossover • . • • • • • • • . • . • • • • • • • . . . . • • • • . • . • • • Core Diode Module, Jack Pins and Signals • • . • • . • • • . . • . . • . • . • • • • • • • • • • . . . • • . • • • • Core Diode Module, Left Half Wiring Details • . . • • • . • • . . • . • • • • • • • • . • . • . . • . • • . • • • • Core Diode Module, Right Half Wiring Details • • • . . • • • • • . • . • . . . • . . . • • • . • • • . • • • • Sense Line Wiring in a 4K Core Diode Module • • . • . • . • • . • . • • • . • . . • • . • . • • . • • . • . • • . Memory Core Drive System, Simplified Schematic • . • • • • • . . • • • . • • • . • • • • • . • . . • • • . • • • X Current and Voltage Switch Matrix for 16K Memory • . • . • • • • • • • . • . • . . . . • . • • . . . • . • • • X Current and Voltage Switch Matrix, Byte 0, 4K Stack • • . • • . . • • • • • . . . • . • • . • . • • • • • • . Y Current and Voltage Switch Matrix for 16K Memory • • . . • • . • . • • • . • . • . • . • . • . . . • • • •

Y

Current and Voltage Switch Matrix for Bit

O •••••••.•••.•••••••••••••••.••••••••

Y Positive Current Predrive/Drive Coupling, Simplified Schematic • . • • . • . • • . • . • • . . . . • . . • X Positive Current Predrive Matrix, Simplified Schematic • • . • • . . • • . • • • • . • • . • • . • . • . . • • X and Y Predrive Selection Relative to Memory Address • • . • . • . • • • . • • • . • • • • . . . . • • . . . • • X Positive Current Predrive Matrix . . • _ : : : , _ . _ . . . • • . • . • . • • • • • . • . . • • . • • • •

X

Negative Current Predrive Matrix • • . • . . • • • • • . . . • . • . . • . • . . • • . • . . . • • • . • . • . X Positive Voltage Predrive Matrix • • • . • • . • . • . . . • . . . • . • . • • . • . • . • . . . . • • • • X Negative Voltage Predrive Matrix • . . • • . . • . • . • . • . . . • . • . . . • . , . , , • . • . . . • . Y Positive Current Predrive/Drive Coupling System • • . • • • • • • . . . . • • . • . • . . . • . . . • • • • • Y Negative Current Predrive/Drive Coupling System • . . • • . . . • . . . • . . • • . . Y Positive/Negative Predrive/Drive Coupling System • . • . • . • • . . • • . . • . . • . . • • . . • . • . • • • Magnetics Timing Diagram . . . . • . • . • • • • • • • . • • • • . • • . . • • • . . • . • . • . • . • . • • . • • • • . Sense Preamplifier (HT26) Simplified Schematic, Bit 0, Stack 0 • • . • . . • • • • . • . . . . • • • . . . . • Sensing System for Bit 0 (Typical) • • . . • . . • • • . . . . • . . . • . • . . . • . . . • . . • . Sense Line/Preamp/Sense Amplifier System (Bytes 0 and 1) . . . • . . . • . • . • . • . . . • . • . . . Basic Sense Amplifier, Logic Diagram . . • • • • • . • . . . • . • . • . • • • . . . • . • . . . • . • . • . . • . Sense Waveforms • . . • • . • . • • • . • • • • • • • • • . . . • . • . • . • . • • . • . • . • • • . . • • • . • • . • . . • Sense Amplifier, Simplified Schematic • • . . • . • . • • • . . • . . • . • . . • . • • • . • . • • • . • . . • • . • . Y Current Inhibit Circuits, Simplified Diagram • • • • • • • . • . • . . • . . • . . • • . . . • . . . • • . • • Positive and Negative Y Current Inhibit, Bit 0 • . • • • • . • • • • . . • • . • • • • • . • • • • • • . . • • • • • Read-Restore, Timing Diagram • • . • • . . . • . . . • • . . • • . . • . . • . • . • • . • • • • . . . • . . • • • Full Clear Write, Timing Diagram • • • • . • . • . . . • . • . • . • • • . . . • . • • • . . . • . • . • . • . . • • • • Partial Write, Timing Diagram.- . . • . . . • . • . • . . • • . . . • . . . • . . . • • . . • . . • • . • . . . • Memory Module Location Chart • • • • . • . • . • . • . • . • . . • • . • . • . • . • . • . • . • • • . • • • • . . • • Preparation Phases General Functions, Block Diagram • . . • • • . • • . • • . • • • • • • . • • • • • • • . • • • Immediate Instruction Preparation Phases, Flow Diagram • . • • . . • • • • • • • • . • . • . • . . • . • • . • • Preparation Phase PRE1, Flow Diagram . • . • • • • • • • • • • . • • • • . • • • • • • • • . • . • • • . • . • • • • • Preparation Phase PRE2 (Not PRE/12), Flow Diagram . • . • • . . • • • . . . • • . • . . • . • • • • . • • • . • • Preparation Phase PRE2 (PRE/12 Time), Flow Diagram • . • • . • • • • • • • • • . • . • . • . • . • . • • • • • • Preparation Phase PRE3, Flow Diagram • • • . • • • • • • • • • • • • • . • . • • . • • • • • • • • • . • . . . • • • • Preparation Phase PRE4, Flow Diagram • • . • . • . . • • • • • • • • • . . • • • • • • • • . • • • • • . • • • • • • • Index Register Contents for Byte, Halfword, Word, Doubleword, and Shift Operations •••.••••••

Index Register Alignment for Effective Address Computation • . • . • • . • • • • • • • • • • • • • . • • • • • • Load Absolute Halfword Phases . . . • . • • • . • • . . • • • . • • • • . . • • • • • • • . • • . • . • • . • • • • Load Absolute Word Phases • . . • . • . . • • . • . . . • . . . • • • . • • • • . • • • . • . . • . • • • • • • • . • Load Absolute Doubleword Phases . • . • • • • . . . • • • . • . • . • • • . • . • . • . • . • . • • • • • . • • • • Store Doubleword Phases . • . • . . . • . • • . . • . • . • • • . . . • • • . . • • • . • . • • • . • . • . • . . • • • Load Se lective Phases • • . • . • . • . . • • . • . • . • . • • . . • . . • . • . • . • • . . . . • • • • . • • . • • • • • Store Selective Phases • • . . . • . • • . . . . • • • . • . • • • • • • • • . • • • . • . • • • . • . • • • . • . • . • • • Compare Se lective Phases . . . . • • . • . • . • . • • . . . . • • . . • • . . • • • • . • • • • . • • • . • • . • • • • • Analyze Instruction, Phase Sequence Diagram . • . . . • . . • . . . • • • . . • • . • . . • . • . . • • . • • . Analyze Instruction, Preparation Phases Flow Diagram • . . • . • . • • . • • • • • . • . . • . • • . . • . . • . • Interpret Examples • . . . . • • . . . . • . . . • • . • . . • • • • . • • . • • • • • • . • . • • • . • • • • . • • • • • Interpret Phases • . . • . . • • . . . • . . . • . . . . ~ • . • • . • . . . • • • • • • • • • • . • . • • • • • • • Add Doubleword and Subtract Doubleword Instruction, Phase Diagram • • • . • • . • . . • • • • • • . • • • • Bit-Pair Multiplication • • . . . • . . . • . • • • • • • • . • • . • . . • . . . • • . • . • • • • . • • . • . • •

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Illustrations

Figure

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SDS

901172

LIST OF ILLUSTRATIONS (Cont.)

Title

Multiply Immediate and Multiply Word Instructions, Phase Sequence Diagram • • • • • • • • • • • • • • • . Multiply Halfword Instruction, Phase Sequence Diagram • • . • • • • • . • . • • • • • . • . . . • . • . • • • • • Nonrestoring Division • • • • . . • . • . . . • . • . . • • • • • • . • • • • • . . • • • • • • • • . • • . . . • . • • • • • Nonrestoring Division, Graphic Representation • . • . • • . • • . • . . . . • . • • • . • . • . • . • • . . • • • . Nonrestoring Division With Two's Complement Addition • . . • • . . . • . • • . • . • . • . . . . • . • • • • Divide Halfword Instruction, Phase Sequence Diagram • . . . • . • • . • . • • • . • . • • • • . . • • • . . • • • Divide Word Instruction, Phase Sequence Diagram . . . . • • • . • • • • • • . • • • • . . • • • • • . • . • • • • Modify and Test Byte and Modify and Test Ha If word Instructions, Phase Sequence Diagram • . . . . • • • Modify and Test Word Instruction, Phase Sequence Diagram • . • • • • • . • • . • . • . • • • . . . • • • . • . Compare Immediate, Compare Byte, Compare Ha If word, and Compare Word Instructions,

Phase Diagram • . . • . • . • . • . . . • . . • • • • . • . • . • . • • • • • • . • . • . . . • . • . . . • • • • • • Compare Doubleword Instruction, Phase Diagram • . • • . • • . . . • . • . • • . • • . • • • • • . • • • • • . • • Compare With Limits in Register, Phase Diagram • • • • • . . . . • • . • • • . • • . • . • • • • . • • . • • . . • • Compare With limits in Memory, Phase Diagram • . . • • . . . . • . • • . • . • • • • • • • . • . • • . • • • • . • AND Instruction Phase Sequence • • . • . • . . . • • • . • • • • . • • • . • • . . . • . . • • • • . . • . . • • • • • • Shift Examples • • . . • • . • . • . . • • . • • • . . • • • • • • . • • • • • • • • • • • • . • . • • • . • . • . • • • • • • Imp lementation of Left Sh i ft • • . • . • • . . . . • • • . • • . . • • • . . • • • • • . • • • • • • • • • . • • • • • • • Implementation of Right Shift • • . . • • • . • . . . • . • . • . • . . • . • . • . • . • • • . • . • . • . • • • • • • • • Shift Floating Examples • • • • • • . • . . . • • . • • • • . . . • • . • . • . . . • . • . • . • . • • • • • • • • • • • • . Implementation of Left Shift Floating • . • • • • • • • • • . • • • . • • . . . • . . . • • • • . . . • • . . • • . Implementation of Right Shift Floating • • • . • . . • • • . . . • • . . • • • • • • . • . • . • • • • • • • • . • • • • Floating Point Number Formats • • • • • • • • • • • • • • • • . . • . • • • • . • • • • • • • • • . . . . • • • • . . • • Floating Point Number Example • • . • • • . • • • • • • • • • • • • • . • • • • • • . • . • • • • • • • . • • . • • • . Normal ization of Floating Point Numbers • • • • • • • • • • . . . • • • • • . • • • • • • • • • . • • • • • • . • • • Floating Add and Subtract Implementation • • • • • • • • • . • • • • . • • • • • • • • • • • • • • • • . • • • • . • Floating Multiply Implementation • . • • • • . • • • • • • . • . • . • . • • • . . • • • • • • . . • • • • . • . • • • • Floating Divide Implementation • • . • . • • • . • . • . • • . . • • • . • . • • • • . . • • • . • . • • • . • • • • • • Push Word Instruction; Phase Sequence Diagram • . • . . • . • • • . • . • • • • • . • . • • • . • . • . • . • • • • Pull Word Instruction, Phase Sequence Diagram • • • • • • • • . • • • . • . • • • . . • • . • • • . . • • • . • • • Push Multiple Instruction, Phase Sequence Diagram • • . • • • • • • . • • . • . • • • . • • • . . . . • • • . • • • Pull Multiple Instruction, Phase Sequence Diagram • • . • • . • . . • . . . . • . • . . • . • • • • . • . • • • • • Modi fy Stack Pointer Instruction, Phase Sequence Diagram • . • . • . . . • • • • • . • . • . • • • • • • • • Load Multip Ie Instruction, Phase Sequence Diagram • • . • • • • . . . • . . • • . • . • • • . • • • . • • • • • . Store Mu Itip Ie Instruction, Phase Sequence Diagram • • • . • • • • • • • . • . • • • . . . • . • . • • • • • • • • BCS Instruction, Phase Sequence Diagram • • • . • • . • • . . . • . . • . • • . . • . • . • • . . • • • • • • • • . . BCR Instruction, Phase Sequence Diagram . • • • • . • • . • • • . • . . • . • • . • . • . • . . . • . • . BAL Instruction, Phase Sequence Diagram • . • . • . . • . • • . . • . . • • . . . . • . . . • . . • . . • . • • . . • BDR Instruction, Phase Sequence Diagram • . • . . . . • • . • • . • . . . • . . • • • . . • • • • • . • • . . . • • • BIR Instruction, Phase Sequence Diagram • • • • . • . . . • . . . • . • . • . • . . . • . . . • . EXU Instruction, Phase Sequence Diagram • • . . . . • • • . • . . . • . . . • . • • • . . • • . . . . • . • • • • Load Program Status Doubleword Instruction, Phase Sequence Diagram • • • . • . • . • . . . . • . • . . . . Exchange Program Status Doubieword instruction, Flow Diagram • • . . . • . . . • . . . Exchange Program Status Doubleword Instruction, Phase Sequence Diagram • • . . . . • . . . • . • • • • . Write-Lock Configuration . • • • • . . . • . • . • . . . • . • . . . • . . • • . . . . • . . • • . • . Contents of Private Memory Registers Rand Ru 1 • • • • • • • • . . . • . . . . • • . • . . • . • . . • . . . • • • . Move to Memory Control Example • • • • • • • • • • • • • . • • • . • . • . • • • . . . • . . • . • . . . . • Move to Memory Control, Flow Diagram • • • • • • • • • . • . . • • • • • • . • • • • . . . • . • • . . • • . • • . Read Direct Instruction, Phase Sequence Diagram • • . . • . • • • . • . . . • . • . . . • • • • • • • • • • • • • . DIO Timing Flip-Flops, Simplified Logic Diagram • • . • . . . • • • • . . • . • • . • • . • • • . • . • . • . Write Direct Instruction, Phase Sequence Diagram . • . • • . . • • • • . • . • • • • . . • • . • • • • • . • • • . Start Input/Output Instruction Format . • . • . . • . . . . • . . • • . • . • . . • • . . . . • • . • • . • . . • • . • . Acknowledge Input/Output Interrupt Instruction Format . . . • . . • . . • • . . . • • • . • . • .

510,

HIO, TIO, TDV, Flow Diagram for MIOP . . . • . . • • • . • . . • . • . . . • . • . . . • . . • .

510,

HIO,

no,

TDV Flow Diagram for Integral lOP • . . . • . • . . . . • . • . . • . . . • . . . • . • • . . . AIO Instruction F low Diagram for MIOP • . . . • . . . • . • . • . • . . • • • . . . . • • • • • •

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" ",,,

..J-LI..J

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LIST OF ILLUSTRA nONS (Cont.)

Title

AIO Instruction Flow Diagram for Integral lOP • • . . • . . . • . . . • • . ⁰ • • • • • • • • • • • • • •

Power Monitor Assembly, Simplified Block Diagram • • . . . . • • • • . • • • . • ⁰ ^• ⁰ • • • • • • • • • • • • • •

Power Monitor, Functional Schematic Diagram • . . . . ⁰ • • • • • 0 • • • • • • • 0 • 0 • • • 0 • 0 • 0 • • • • • •

WT21 Regulator, Schematic Diagram .•.•.•• ⁰ ^• ⁰ • • • • • • • • • 0 • • • • • • • • , , • • • • • , • • • • • • •

WT22 Line Detector, Block Diagram •.• ⁰ ^• ⁰ ^{• • 0} • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • •

WT22 Line Detector, Schematic Diagram ••...• ⁰ • • • • • • • • • • • • • • • • • • • • • • • • • • • • • 0 • • •

Power Fai I-Safe Waveforms • . . . ⁰ • • • • • • • • • • • • • • • • • • 0 • • • • • • • • • • • • • • 0 • • • • • •

Single-Phase Detection . • • . . . • • . • . . • . . . . • . . • . . . • • . . • . . . • . • • • . Three-Phase Detection . . . • . • . • . • . • . ⁰ ^• ⁰ ⁰ • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • •

ION One-Shot Operation • • . . . • . . ⁰ • • • • • • • • • • • • • • • • • • • • 0 • • • • • • • • • • • • • • • • • • • •

Real-Time Clock Operation • . • . . . • • . . . ⁰ • • • • • • • • • • • • • 0 • • • • • • • • • • • • 0 • • • • • •

Floating Point Unit, Block Diagram . • . • . . . • . . . . ⁰ • • • • • • • 0 • • • • 0 • • • • 0 • • • • • • • • • • • • •

Floating Point A-Register Inputs and Enabling Signals • . . . • • . ⁰ • • • • • • • • • • • • • • • • • • • • • • 0 •

Floating Point B-Register Inputs and Enabling Signals • . . . . • ⁰ • • • • • • • • • 0 • • • • • • • 0 • • • • • • •

Floating Point D-Register inputs and Enabiing Signais . . . . • • • . ⁰ • • • • • • • 0 • • • • • • • • • • • • • • ,

Floating Point F-Register Inputs and Enabling Signals •. ⁰ • • • • • • • • 0 • • 0 • • • • • • 0 • • • • • • • • • • •

Floating Point E-Register Inputs and Enabling Signals ••..• ⁰ ^{• • 0} ^{• • 0} • • • • • 0 • • • • • • • • • 0 ' . ' • • •

Data on Floating Point Lines and Gating Terms . . • . • • . . . • . . • • . . ⁰ • • • • • 0 • • • • • 0 • 0 • • • •

Floating Point Display Switches, Logic Diagram . . . • . • . ⁰ ^{• • • 0} ^• ⁰ ^• ⁰ • • • • • • • • • 0 • • • • • • • •

Floating Point Bit 12, Logic Diagram ••... ⁰ • • • • • • • • • • • • 0 • • • 0 0 • • • • 0 • • • • • • • 0 0 • • • • •

Entering PCP Phases .••• ⁰ ^• ⁰ • • • • 0 • • • • • • • • • 0 • • • • • • • • • 0 • • 0 • • • • • • • • • • • • • • • • • • •

PCP Sequencing Beyond Wait State . . • . . . . • • . . • . . . ⁰ ^• ⁰ • • • • • • • • • • • • • 0 • • • •

CPU RESET/CLEAR and SYSTEM RESET/CLEAR, Flow Diagram . . . ⁰ ^{• • 0} ^{• • 0} • • • • • 0 • • • • • 0 • 0 • • •

Insert PSW1/lnsert PSW2, Flow Diagram . • • . . . ⁰ • • • • • • o • • • • • • • • • 0 • • • • • 0 • • • • • • • • • • •

DATA ENTER/DATA CLEAR, Flow Diagram . . • • . . . . • • ⁰ ^• ⁰ • • • • • • • 0 • • • • • o • • • • 0 • • • • • • •

STORE INSTR ADDR/STORE SELECT AD DR, Flow Diagram . . . ⁰ • • • • • • • • 0 • • • • • • • • • • 0 • 0 • • •

DISPLAY SELECT ADDR/DISPLAY INSTR ADDR, Flow Diagram. ⁰ ^{• • • 0} • • • • • • • 0 0 0 • 0 • 0 • • • • • •

INSTR ADDR INCREMENT, Flow Diagram • • . • . . • . . . ⁰ • • • • • 0 • • • 0 • • • 0 • • • • • • • • 0 • • • •

Clear Memory, Flow Diagram . . . • . • • . . . • . . . . ⁰ ^o ^{• •}⁰ • • • • • • • • • • • • • • • • • • ,

Load, Flow Diagram •... ⁰ • • • • • • • • • • 0 • • • • • • • • • • • 0 • • • • • • • • • • • • • • • • • • 0 • • 0 • 0 • •

Integral lOP, Functional Block Diagram ••.•• ⁰ ^{• • 0} • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • •

Integral lOP, Device Controller/Devi ce Configuration • . • . • . . • . • . • • . . . • • . . . . • . • . • . . • • I/O Fast Memory, Group Organization • . • • • . . • . • • . ⁰ • • • • • 0 • • • • • • • • • • • • • • • 0 • • • • • •

Fast Memory Module FT25, Logic Diagram • • • . • • . . . . • . . • • . • • . . • • • • . • • • • . • . • • • . • • • Service Call Connect Phases, Typical Timing Sequence • . . . • • . . . . • . . • ⁰ • • • • • • • • • • • • • • • •

Main Power Distribution Box, Schematic Diagram •..••••.•••••••.•.•.•.•.•.•.•••••••

Physical Details of Sigma 5 PT16 and PT17 Power Supplies • • . • . . • • • • . • . • . . • • • . • • . • . • • • • Physical Details of PT14 and PT15 Power Supplies, Main Power Distribution Box, and

Power Junction Box . . . • • . • . . . ⁰ • • • • • • • • • • • • • • • • • • 0 • • • • • • • • • • • • • • • • • • • • • • • •

Voltage Terminals on Backwiring Boards and PT16 and PT17 Power Supplies •••.•••.••.•.•..••

Typical Power Distribution Diagram •. ⁰ • • • • 0 • • • • • • • • • • • • • • • • • • • • • • • • • • • • 0 • 0 • 0 • • •

Address Selector Module ST14 . • . . ⁰ ^• ' 0 • • • • • • • • • • • • • • ' 0 ' • • • • • • • • • • • • • • • • • • • • • •

Switch Comparator L T26 • • • . . . ⁰ ^• ⁰ • • • • • • • 0 • • • • • • • • • • • • • • • • • • • • • • • 0 • 0 • • • • •

Sigma 5 Computer Group . . . • . . • . . • . • . • . . ⁰ ^• ⁰ ^• ⁰ • • • • • • • • • • • • • • • • • • • • • • • • • • •

Frame Assembly With Fan Arrangement ..•• ⁰ • • • • • • 0 0 • • • • • • • • • • • • • • • • • • • • • • • • • • • • •

Power Distribution Assembly . . . • . . . • . . . • . . ⁰ ^• ⁰ • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • •

Power Monitor Assembly . . . • ⁰ ^• ⁰ ^• ⁰ ^{• • • 0} • • • • • • • • • • • • • • • • • • • • • 0 • • • • • • 0 • 0 • • • • • • •

Power Distribution Box Assembly . . • . . . ⁰ • • • • • 0 • • • • • 0 • • • • • • • • • • 0 • • • 0 • • 0 • • • • • • • • •

Module Assembly, CPU Cabinet No.1, Frame 1 .• ⁰ • • • • • • 0 • • • • • • • • • 0 • • • • • • 0 • • • • • • • •

Processor Control Pane I Assembly •. ⁰ ^• ⁰ • • • • • • 0 • • • • • • • 0 • • • • • • • • • • • • • • • • • • • • • • • • •

Module Assembly, Memory Cabinet, Frames 1 and 2 .. ⁰ • • • • • • • • • • 0 • • • • • • • • • • • • • 0 • • • • •

Module Assembly, Register Extension Unit, Register Interface, High-Speed Register Page •.•.•.••.

Module Assemblies, Accessory Cabinet No.1, Frame 1, Floating Point .• , •..••••.•.•.••.•••

Module Assembly, Interrupt Control Chassis • . • . . . • • ⁰ • • • • • • • • • • • • • 0 • • • 0 • • • • • • •

Assemblies, Memory Port Expanders, Frame 3 . . . . ⁰ • • • • • • • • • • • • • • • 0 • • • • • • • • • • • • • • • •

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