ELP 304
Électronique numérique
Année scolaire 2008-2009 Majeure ELP
TELECOM Bretagne 1 28/07/2008
PC6-PC7 Corrigé
Thèmes abordés
Fonctionnement du point mémoire statique CMOS. Fonctionnement de la bascule maître-esclave CMOS. Détermination des caractéristiques temporelles des bascules.
EXERCICE 1 - "LATCH" (POINT MEMOIRE STATIQUE) 1.
1 0 1 0 1 0 1 0 1 0
E
D
E*
Q*
Q
Verrouillage Verrouillage
t (ns)
0 0,05 0,10 0,15 0,20 0,25 0,30 0,35
E
E*
E
E*
E
E*
D Q*
Q T1
T2 I1
I2
I3
TELECOM Bretagne 2 28/07/2008
Table de transition
D E Q+ Q* +
0 1 0 1 1 1 1 0 X 0 Q Q*
2. Voir chronogramme précédent (signaux en pointillé).
Le temps de prépositionnement correspond au temps nécessaire à la boucle pour se mettre dans un état prêt au verrouillage par T2. C'est donc la somme des tp de T1, I1, I2, soit 3τ = 0,06ns.
Après verrouillage, la valeur de D à mémoriser doit être maintenue tant que l'interrupteur T1 n'est pas ouvert (E = 0, E* = 1). Le temps de maintien est donc égal au retard de E* par rapport à E, c'est-à-dire au temps de propagation de l'inverseur I3, soit τ = 0,02ns.
La durée minimale d'impulsion sur D est égale à la somme des temps d'acquisition et de maintien c'est-à-dire 4τ = 0,08ns.
3. Schémas possibles:
Avec reset actif à 1 :
R
Q
E*
E
Q*
D
E
E E*
E*
Avec reset actif à 0
R
Q E*
E D Q*
E
E E*
E*
TELECOM Bretagne 3 28/07/2008
EXERCICE 2 - BASCULE D "MAITRE-ESCLAVE"
1. Voir chronogramme ci-dessous.
CK CK*
CK
CK*
CK CK*
CK*
CK CK*
CK
D Q
Q*
T1
T2
T3
T 4 I1
I2
I3
I4
I5
1 0 1 0 1
0 1 01 0
0
0,05 0,10 0,15 0,20 0,25CK
D
Sortie I1
Entrée I3
Q
0,30
1
0Q*
Enregistrement
Table de transition
D CK Q+ Q* +
0 0 1 1 1 0
2. L'entrée D est enregistrée au front montant de CK et répercutée "aussitôt" en sortie Q.
Cet état est mémorisé jusqu'au prochain front montant de CK .
La différence avec le fonctionnement du latch est l'absence de chemin continu entre l'entrée et la sortie. La cellule "maître" peut changer d'état sans que la cellule "esclave" ne le
TELECOM Bretagne 4 28/07/2008
voie. Ceci est de première importance quand on veut cascader les points mémoires élémentaires (registres à décalage).
3. L'enregistrement de la donnée D (transfert du maître vers l'esclave) se fait à partir du front montant de CK. Le temps de propagation vers Q correspond à la "traversée" de T3 et I3.
Le temps de propagation vers Q* correspond à la "traversée" de T3, I3 et I4.
Remarque concernant le temps de traversée de T3 : lorsque CK passe de 0 à 1, tant que CK* n’est pas passé à 0, les 2 interrupteurs sont passants (fonctionnement en mode dégradé). Pendant cette durée (tp(I5)), il y a a priori une phase transitoire de conflit sur la valeur logique à l’entrée de I3. Lorsque les commandes CK et CK* sont à nouveau de valeurs logiques opposées, il faut attendre que la donnée D soit propagée jusqu’à Q pour verrouiller. Une simulation électrique est nécessaire pour une analyse fine du phénomène et un calcul exact de tp(T3). En revanche, une borne supérieure est donnée par la somme des tp de T3 et I5.
tp (CK → Q) ≤ 3τ = 0,06ns.
tp (CK → Q*) ≤ 4τ = 0,08ns.
En ce qui concerne les temps de maintien et d'acquisition de cette bascule, ce sont ceux du latch maître, car la saisie de la donnée est faite par ce bloc (propagation dansT1, I1, I2 pour tsetup et dans l'inverseur d'horloge pour thold).
tsetup = 0,06 ns, thold =0,02 ns
4. La sortie change à chaque front d'horloge ===> division par 2 de cette fréquence.
A partir d'un front d'horloge, D apparaît sur Q* après tCK->Q + tQ->Q*. Le rebouclage présente ce changement sur l'entrée D. Il faut respecter le tsetup de la bascule flip-flop pour un fonctionnement correct. Il faut donc avoir une période d'horloge au moins égale à :
tCK->Q + tQ->Q* + tsetup = 0,06ns + 0,02ns + 0,06ns =0,14 ns Fmax= 7,14 GHz
(NB: il s'agit ici de la fréquence maximale d'un simple élément mémoire. Un circuit logique contenant en général des blocs séquentiels plus complexes et les retards liés aux interconnexions étant également à prendre en compte, la fréquence maximale des circuits est en pratique inférieure à cette valeur).
