MEA 2

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MEA 2

^ème

Année

Systèmes Logiques - Janvier 2004

(Document autorisé : 1 page de notes) Durée 1 heure 15mn

Problème 1 : On veut réaliser un dispositif détectant la parité du nombre de 1 présents dans les mots de 16 bits arrivant en série sur son entrée E. La sortie S de ce système doit prendre la valeur 1 si le nombre de 1 dans un mot est impair (ceci, uniquement sur le 16^ème bit et repasser à 0 sur le bit suivant).

Concevoir ce dispositif sachant qu’il peut être partitionné en 2 machines ; un compteur par 16 et une machine d’état M spécifique (la structure du compteur est supposée connue).

H

C

_ompt

T₁₆ E S

M

Problème 2 :

a : Soit un système séquentiel asynchrone disposant de deux entrées E1 et E2 et d’une sortie S répondant au cahier des charges suivant ::

E1 et E2 ne peuvent varier simultanément. Lorsque E2 passe de 0 à 1, S prend la valeur de E1. Dans tous les autre cas, S reste inchangé.

- Quel système décrit ce cahier des charges ? - Faire synthèse de ce système

b : On souhaite maintenant rajouter au système précédent un signal d’initialisation (RAZ) répondant au cahier des charges suivant :

E1, E2 et RAZ ne peuvent varier simultanément.

Si RAZ =1 : S=0 quelque soient les valeurs appliquées sur E1 et E2 Si RAZ= 0 : Même fonctionnement que précédemment

- Quel système décrit ce cahier des charges ? - Faire la synthèse de ce système