Unité de propagation d’ordres de commande – PSU

Comme évoqué plus haut, nous avons divisé l’unité de propagation des signaux de chaque circuit de commande de grille en deux pour pouvoir fournir séparément le courant de charge ou de décharge à la grille des transistors de puissance (Figure IV-13, PMOSOUT et NMOSOUT). Chaque transistor de sortie est donc accompagnés de deux blocs comme illustré dans la Figure IV-13 : un circuit dont le but est de créer des temps de conduction des transistors de sortie distincts pour éliminer les courants de court-circuit de bras de sortie (du gate driver) et ensuite un circuit composé de trois bras CMOS inverseur pour améliorer la dynamique de commutation des transistors de sortie. Cette commande permet donc de fournir le courant nécessaire pour charger rapidement la grille du transistor de puissance et d’assurer les temps morts adaptés, sans que l’un de ces aspects n’agisse l’un sur l’autre.

Le dimensionnement de l’ensemble de chaque voie est fait pour avoir les mêmes dynamiques aux fronts montant et descendant aux bornes drain-source des deux transistors PMOSOUT et NMOSOUT

pour une charge capacitive donnée, ce qui se traduit finalement par des pics de courant identiques pour la phase de charge et de décharge.

(a) SOS

En générale, le bloc SOS est constitué d’un bras CMOS à basse-impédance (largeur de grille importante) pour pouvoir fournir de forts pics de courant à la grille du transistor de puissance. Le dimensionnement des transistors de sortie (PMOSOUT et NMOSOUT) est optimisé pour, d’un côté permettre d’obtenir de forts pics de courant et d’un autre côté, être suffisamment rapides. En fait,

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des transistors de sortie surdimensionnés permettent d’obtenir de forts pics de courant à la sortie (RDSon faible) mais ils ne permettent pas d’être rapides en raison des grandes capacités parasites de l’étage de sortie, ce qui a tendance à repousser le problème de l’amplification des signaux et générer des pertes dans la partie commande rapprochée. A l’inverse, un sous-dimensionnement ne permettra pas d’obtenir de forts pics de courant à la sortie du driver malgré la rapidité de celui-ci : la commutation du composant GaN ne sera pas suffisamment rapide, ce qui aura tendance à augmenter les pertes dans la partie puissance. Il existe donc un optimum qu’il va falloir déterminer.

Un pic de courant de 5A à VCC=5V sur une charge capacitive de 1nF dicte une résistance de 0.6Ω jusqu’à la grille soit la valeur de la résistance de grille de GaN-FETs, deuxième génération (prenant en compte l’inductance parasite de circuit de grille). Les deux transistors sont dimensionnés par rapport des calculs d’optimisation en fonction des valeurs données dans les fichiers technique de XT018 SOI ainsi que les simulations sur « Cadence IC » pour obtenir le bon pic de courant. L’impact des inductances parasites a été pris en compte mettant une inductance de 4nH à la sortie du circuit de commande. Le dimensionnement correspondant à PMOSOUT et NMOSOUT est représenté dans le Tableau IV-1.

Paramètres PMOSOUT NMOSOUT

Largeur de grille WG (µm) 72000 36000 Résistance interne RDS (mΩ) 110 55

Capacité d’entrée CISS (pF) 98 50 Capacité de sortie COSS (pF) 48 25 Pic de courant ISOURCE/SINK (A) 5 -5

Tableau IV-1 Dimensionnement des deux transistors de sortie du buffer de chaque gate driver

(b) SBS

Pour améliorer la dynamique des transistors de sortie ayant une largeur de grille importante, ils doivent recevoir les charges nécessaires rapidement pour une commutation rapide. Autrement dit la largeur de grille importante des transistors de l’étage SOS, nécessite de quasi-forts pics de courant sur leurs grilles. L’unité d’amplification des signaux SBS, est constituée de trois étages inverseurs CMOS avec une taille croissante. Le temps de propagation dans SBS pour passer de l’état OFF à l’état ON est td-SBS=0.75ns sur la voie sourcing et td-SBS=0.8ns sur la voie sinking. Dans le cas contraire pour passer de l’état ON à l’état OFF, le temps mort est td-SBS=0.8ns pour la voie sourcing et td-SBS=0.75ns pour la voie sinking (Figure IV-16 et Figure IV-17). La largeur de grille des transistors dans cet étage SBS est suffisamment petite pour que le courant de court-circuit soit négligeable. Dans le Tableau IV-2 et Figure IV-14, les rapports des largeurs de grilles des transistors correspondant aux différents bras de SBS sont présentés. Ces rapports sont repris de la thèse de M. Deleage avec quelques corrections nécessaires en fonction des caractéristiques et des propriétés de la technologie SOI – XT018 utilisée dans ces travaux :

DMS SBS SOS WP15=70µm WP14=70µm WP13=140µm WP12=1.4mm WP11=7mm WPMOSout=72mm WN15=1.6µm WN14=30µm WN13=70µm WN12=700µm WN11=3.5mm WP25=3µm WP24=70µm WP23=70µm WP22=700µm WP21=3.5mm WNMOSout=36mm WN25=30µm WN24=30µm WN23=35µm WN22=350µm WP22=1.75mm

Tableau IV-2 Largeurs de grilles pour chaque étage dans le circuit de propagation d’ordres de commande

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Figure IV-14 Situation générale des largeurs des grilles entre les bras CMOS de l’unité de propagation des ordres de commande

(c) DMS

Ayant une largeur de grille importante, les transistors SOS peuvent être le siège de courants de court-circuit assez forts lors de leur propre commutation. Il est nécessaire de trouver le temps mort optimal car, s’il est trop important, il y aura un délai supplémentaire dont il faudra tenir compte ett qui pourra engendrer des pertes supplémentaires coté puissance, s’il est trop court, un court-circuit de bras pourra avoir lieu pouvant causer des pertes supplémentaires, voire la destruction de la puce, selon la fréquence de répétition et l’amplitude des pertes générées à chaque commutation. Le DMS est dimensionné pour produire un temps mort optimal afin d’optimiser le temps de court-circuit existant entre les deux transistors de sortie des PMOSOUT et NMOSOUT.

On doit donc, à partir d’un seul signal d’entrée de DMS, obtenir deux signaux avec des rapports cycliques très proches de0,5 de façon à ce que l’étage de puissance fonctionne correctement. Le principe consiste à retarder la fermeture des transistors de sortie (étage SOS). Pour cela on va dimensionner l’étage d’entrée du driver pour que les signaux sur les grilles du deuxième étage (dernier étage du circuit de décalage) ne soient pas aussi rapides à la montée qu’à la descente. Concrètement, on veut que la tension sur la grille du PMOSOUT augmente avant celle sur la grille du NMOSOUT et inversement. Il faut donc que N15 et P25 (Figure IV-13,) aient des résistances à l’état passant plus importantes que les autres transistors du même étage (Tableau IV-2). Le temps mort produit par la différence de largeur de grille entre N15 et P25 est présenté à la Figure IV-15. Le courant de sortie du driver est mesuré avec une charge capacitive de 1nF et une résistance de 0,5 Ohm sur la voie sortie de grille. Par ailleurs la forme du courant est due deux paramètres : l’inductance parasite de grille ainsi que la dynamique du buffer. Au fait dans ces résultats, la forme du courant est liée à la dynamique de réponse du buffer de sortie ce qui prouve que le courant max n'est pas seulement fixé par R, C et Vgs mais également la dynamique du buffer, mais en tout cas, les 5A de Iout ne sont pas uniquement le fruit de Vin, Rg et C.

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Figure IV-15 Simulation du temps mort créé par l’étage DMS pour minimiser le courant de court-circuit dans les transistors de sortie, PMOSOUT et NMOSOUT

Le temps de propagation du signal dans l’étage PSU pour passer de l’état OFF à l’état ON est de 1,7ns et il est de 1.55ns pour passer de l’état ON à l’état OFF comme illustré en simulation Figure IV-16 et Figure IV-17.

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Figure IV-17 Simulation du temps de propagation à travers les différents étages du PSU (ON –OFF)